Le mur mémoire freine désormais autant les accélérateurs d’IA que leur puissance de calcul. Patrick Gelsinger mise sur une architecture intégrée au silicium pour desserrer ce goulet d’étranglement.
L’ancien CEO d’Intel soutient Nagare Labs et sa technologie Z2RAM, présentée comme une combinaison de la densité de la DRAM, de la vitesse de la SRAM et de la capacité de mise à l’échelle de la mémoire flash. Playground Global, société d’investissement à laquelle Gelsinger est associé, finance également le concepteur.
Z2RAM veut réunir les qualités de trois mémoires
Dans un système classique, la NAND assure le stockage avant le chargement des données en DRAM. Cette dernière sert de mémoire principale au CPU ou au GPU et constitue aussi la base de la HBM moderne, tandis que la SRAM, installée au plus près du processeur, remplit le rôle de cache à très faible latence.
La SRAM rencontre toutefois des difficultés croissantes de miniaturisation. Sa cellule à six transistors devient sensible aux courants de fuite et aux impuretés des matériaux lorsque la gravure se resserre, un problème auquel des procédés comme le 0,7 nm d’IBM tentent notamment de répondre.
La NAND a suivi une autre trajectoire grâce à son empilement vertical, désormais supérieur à 300 couches par puce. Cette approche réduit l’emprise horizontale tout en augmentant la capacité, un principe que Nagare Labs entend transposer à une mémoire rapide intégrée directement sur le die logique.
Deux transistors et un empilement vertical
Z2RAM abandonne le condensateur du schéma mémoire traditionnel 1T1C, pour un transistor et un condensateur, au profit d’une cellule reposant sur deux transistors. Suman Datta, cofondateur de Nagare Labs, professeur et chercheur au Georgia Institute of Technology, précise que la charge est conservée au moyen de la capacité de grille du second transistor.
L’intégration sur le die logique doit raccourcir le trajet des données et retrouver une partie des avantages de la SRAM en matière de débit et de latence. L’empilement vertical vise parallèlement à contourner son problème de densité, devenu particulièrement pénalisant pour la surface des puces d’IA.
Patrick Gelsinger place la HBM dans le viseur
Interrogé par The Register, Patrick Gelsinger estime que Nagare Labs combine « les meilleures caractéristiques de la DRAM, de la SRAM et de la flash » dans un composant dense comme la DRAM, rapide comme la SRAM et évolutif comme la flash. Il va jusqu’à présenter Z2RAM comme une réponse possible aux limites de la HBM.
Les critiques déjà formulées par Gelsinger à propos de la HBM indispensable aux accélérateurs d’IA éclairent son intérêt pour une alternative qui réduirait à la fois les contraintes de capacité et d’approvisionnement.
L’ancien dirigeant cite la consommation, la densité et la bande passante en bordure de puce parmi les contraintes de la HBM, tout en reconnaissant qu’elle offre aujourd’hui le meilleur compromis disponible entre performances et capacité. Z2RAM promettrait, d’après lui, une densité, une vitesse et une efficacité énergétique supérieures.
Le concept répond à un problème industriel réel, mais son intérêt dépendra de paramètres encore absents du dossier public : rendement de fabrication, endurance, rétention des données, coût par bit et compatibilité avec les procédés logiques avancés. Dépasser la HBM exigera aussi davantage qu’une cellule performante, car son écosystème repose sur des interconnexions, du packaging et des contrôleurs déjà largement industrialisés.
Source : Wccftech
