La mémoire devenue indispensable aux accélérateurs d’IA concentre aussi des défauts structurels difficiles à contourner. Pat Gelsinger les attaque frontalement, au moment où son poids industriel contribue à raréfier la DRAM classique.
La HBM, « terrible » mais sans meilleure alternative
Lors d’un entretien accordé à a16Z, l’ancien CEO d’Intel a qualifié la HBM de mémoire « hideuse », tout en reconnaissant qu’elle restait « la meilleure que nous ayons ». Il lui reproche une mauvaise densité de bits, des limites de bande passante liées au périmètre du die, ainsi que d’importantes contraintes énergétiques et thermiques.
Cette critique prolonge ses déclarations de juillet au RAISE Summit, où il décrivait déjà la HBM comme une « mauvaise mémoire ». Pour Gelsinger, concentrer mémoire et calcul dans une même zone pose un problème particulier aux charges d’IA, fortement dépendantes des échanges de données.
Le périmètre du die devient un goulet d’étranglement
La HBM repose sur une architecture large et relativement lente, multipliant les connexions parallèles. La HBM3 et la HBM3E utilisent un bus de 1 024 bits, contre 2 048 bits pour la HBM4. Chaque interface nécessite donc un grand nombre de micro-bumps, ainsi qu’un PHY regroupant pilotes, récepteurs et logique de routage.
Ce PHY occupe un bloc de silicium conséquent en bordure du die de calcul. La longueur disponible sur ce « littoral » limite physiquement le nombre de piles HBM installables autour de la puce. En pratique, seules deux bordures sont généralement réservées à la mémoire, les deux autres accueillant les entrées-sorties du système.
Densité et température compliquent encore l’intégration
Le PHY constitue également une source de chaleur susceptible de pénaliser la mémoire. Une analyse thermique du KAIST indique que le cœur du GPU domine la production de chaleur lorsque la mémoire est peu sollicitée. Dès que la consommation de la HBM dépasse environ 30 W, la chaleur générée par son PHY devient toutefois la principale source de stress thermique pour la mémoire.
La densité pose une autre difficulté. Les dies DRAM empilés doivent être traversés par de nombreux TSV, lesquels occupent une surface qui ne peut plus recevoir de cellules mémoire. Chaque die affiche ainsi une densité de bits sensiblement inférieure, même si l’empilement complet conserve une densité cumulée supérieure par millimètre carré.
Nanya prévoit une pénurie de DRAM jusqu’au début 2028
Ces compromis techniques s’accompagnent d’un coût industriel élevé. À capacité comparable, la production de HBM consommerait environ trois fois plus de wafers que celle d’une DRAM conventionnelle. La réallocation des capacités vers les produits destinés à l’IA réduit mécaniquement l’offre disponible pour les mémoires généralistes.
Lors de sa récente présentation de résultats, Nanya a estimé que l’IA provoquait une transformation structurelle du marché de la mémoire. Le fabricant taïwanais s’attend désormais à ce que les tensions sur l’approvisionnement en DRAM persistent jusqu’au début 2028.
La sortie de crise ne dépend donc pas seulement d’une hausse des capacités de production. Tant que la demande des accélérateurs d’IA absorbera davantage de wafers et que l’architecture HBM imposera autant de contraintes d’intégration, les fabricants auront intérêt à privilégier les produits les plus rentables. Les marchés du PC et des serveurs traditionnels resteront alors exposés aux tensions sur les volumes et les prix.
Source : Wccftech
