La prochaine bataille des fondeurs se jouera autant sur les volumes que sur les performances. En 2028, TSMC disposerait d’une capacité A14 7,5 fois supérieure à celle d’Intel pour son procédé 14A.
Le TSMC A14 attendu au premier semestre 2028
D’après DigiTimes, la production de risque du procédé A14 commencerait au second semestre 2027, avant une production de masse durant le premier semestre 2028. Les Fab 20 de Baoshan, dans le parc scientifique de Hsinchu, et Fab 25, dans le parc scientifique du centre de Taïwan, assureraient principalement cette montée en cadence.
TSMC prévoit toutefois une phase pilote dès le premier trimestre 2027. Le groupe aurait déjà engagé cette étape et obtenu les autorisations nécessaires pour de nouvelles installations destinées à accompagner la montée en volume.
Le démarrage de cette phase pilote avait déjà été évoqué comme une étape clé pour sécuriser le calendrier industriel : TSMC A14 entre en production pilote à Taïwan avant la montée en volume de 2028.
Le calendrier place l’A14 face à l’Intel 14A, également attendu en production de masse en 2028, après une production de risque au second semestre 2027 pour les produits internes. DigiTimes estime que la capacité A14 de TSMC sera cette année-là 7,5 fois plus importante que celle d’Intel en 14A.
Deux approches techniques pour la classe 1,4 nm
Les deux procédés appartiennent à la classe 1,4 nm et reposent sur des transistors GAAFET. TSMC emploiera ses nanosheets de seconde génération, tandis qu’Intel utilisera RibbonFET 2. L’A14 conservera une alimentation électrique par la face avant dans sa version initiale, l’alimentation par l’arrière étant réservée à l’A14P. Intel prévoit directement PowerDirect, évolution de PowerVia.
Les choix lithographiques divergent également. TSMC s’appuiera sur l’EUV standard à ouverture numérique de 0,33 avec plusieurs expositions, quand Intel mise sur l’EUV High-NA à 0,55.
Face au N2, TSMC vise 10 à 15 % de performances supplémentaires à consommation égale, ou une baisse de consommation de 25 à 30 % à fréquence identique. La densité logique progresserait de plus de 20 %, notamment grâce aux cellules standard NanoFlex Pro.
Intel annonce pour sa part un gain de performances de 15 à 20 % par rapport au 18A à consommation constante, ou une réduction de consommation de 25 à 35 % à performances égales. La densité logique attendue progresserait d’environ 20 à 30 %.
La SRAM reprend sa réduction après huit ans
L’A14 doit aussi marquer une rupture du côté de la SRAM. ETNews rapporte que TSMC prépare une cellule de moins de 0,017 µm², contre 0,021 µm² actuellement, avec l’objectif d’atteindre la plus forte densité de macro SRAM du marché.
Cette réduction serait la première depuis huit ans. Depuis le procédé N5, TSMC a conservé une cellule SRAM de 0,021 µm², y compris sur sa technologie CMOS à nanosheets de classe 2 nm. Celle-ci atteint 38,1 Mbit/mm² et améliore la densité SRAM globale de 1,1 fois par rapport à la génération précédente grâce à l’optimisation DTCO.
Intel 18A propose lui aussi une cellule haute densité de 0,021 µm² et jusqu’à 38,1 Mbit/mm². Si TSMC confirme une surface inférieure à 0,017 µm², l’A14 devancerait les solutions d’Intel et de Samsung sur ce critère. Les résultats de recherche correspondants doivent être publiés avant la fin de l’année.
Apple et l’IA au cœur de la bataille industrielle
Apple devrait logiquement faire partie des premiers clients de TSMC. Intel cherche parallèlement à attirer des commandes externes pour le 14A : Tesla est cité parmi les clients, tandis qu’Apple, NVIDIA, Amazon et Google évalueraient également cette technologie pour leurs futures puces, notamment destinées à l’intelligence artificielle.
L’écosystème de conception commence déjà à se structurer. Cadence a obtenu la certification de ses outils pour le TSMC A14, une étape censée réduire les itérations de conception d’un facteur 2,5.
L’avantage décisif ne viendra donc pas uniquement des gains annoncés sur le papier. Avec une capacité potentiellement 7,5 fois supérieure, TSMC pourrait sécuriser les grands volumes dès le lancement, alors qu’Intel devra simultanément fiabiliser le 14A, déployer le High-NA EUV et convaincre des clients externes face à un concurrent déjà solidement installé dans leurs chaînes d’approvisionnement.
Source : Wccftech
