La bataille de l’IA ne se joue plus seulement sur le calcul, mais sur la mémoire. NEO Semiconductor estime avoir identifié les deux verrous qui freinent les futures générations d’accélérateurs, et avance une réponse en deux briques.
NEO.AI cible les deux goulets d’étranglement majeurs
La société a présenté NEO.AI, une plateforme mémoire pensée pour traiter à la fois le manque de mémoire embarquée sur puce, présenté ici comme l’AI cache, et la capacité limitée de la HBM. Pour NEO Semiconductor, ces deux contraintes forment aujourd’hui l’AI Memory Wall, à mesure que la taille et la complexité des modèles continuent d’augmenter.
Le constat mis en avant est classique, mais réel : la mise à l’échelle de la SRAM conventionnelle ralentit avec l’avancée des nœuds de gravure, tandis que la HBM actuelle reste dépendante des limites de la DRAM 2D classique. L’objectif de NEO.AI est donc de réunir une mémoire sur puce plus dense et une mémoire empilée de très grande capacité dans une architecture unifiée.
X-SRAM pour la densité sur puce, 3D X-DRAM pour la capacité HBM
Premier pilier, X-SRAM promet une densité jusqu’à 5x supérieure à celle d’une SRAM conventionnelle, tout en conservant des performances de classe SRAM. NEO Semiconductor précise également une compatibilité avec les procédés advanced nanosheet CMOS, ainsi qu’une trajectoire vers de futures implémentations monolithic 3D X-SRAM.
Second pilier, 3D X-DRAM vise jusqu’à 10x plus de capacité que la DRAM conventionnelle dans un usage HBM. La société indique s’appuyer sur des procédés de fabrication issus de la 3D NAND et affirme avoir validé un proof-of-concept, présenté comme une démonstration de faisabilité industrielle et de montée en charge pour les futures générations de mémoire à large bande passante.
Pour mesurer ce que ce type d’annonce change face aux solutions déjà sur le marché, un détour par le premier silicium 3D X-DRAM validé par NEO aide à situer le niveau de maturité réel.
Un positionnement encore prospectif, mais aligné avec les besoins du secteur
Andy Hsu, fondateur et CEO de NEO Semiconductor, présente cette double approche comme une base mémoire évolutive pour les futurs systèmes d’IA, avec à la clé plus de mémoire on-chip, davantage de capacité HBM, une meilleure utilisation des processeurs et une scalabilité accrue. Stan Shih, fondateur d’Acer, ancien chairman et CEO du groupe, ancien administrateur de TSMC pendant plus de 20 ans et membre du board consultatif de NEO Semiconductor, soutient de son côté l’idée que la mémoire sera l’un des leviers clés de la prochaine phase de croissance de l’IA.
Reste que l’annonce porte surtout sur une direction technologique. Si les gains annoncés de 5x pour la mémoire sur puce et de 10x pour la capacité HBM se matérialisent à coût et rendement acceptables, l’intérêt pourrait être majeur pour les accélérateurs IA, aujourd’hui de plus en plus limités par les mouvements de données plutôt que par la seule puissance de calcul.
Source : TechPowerUp
