AMD a laissé apparaître bien plus qu’un simple visuel promotionnel autour du Moscone Center West, à San Francisco. L’illustration associée à EPYC Venice confirme une organisation interne cohérente avec un processeur serveur à 256 cœurs, juste avant la keynote Advancing AI 2026.
EPYC Venice : 8 CCD, 16 CCX et 2 dies d’E/S
La bannière photographiée par ComputerBase, via Andreas Schilling, montre un rendu du package avec deux larges dies d’E/S entourés de huit dies de calcul. La disposition correspond à ce qu’AMD avait déjà validé sur le papier pour sa gamme EPYC de 6e génération.
Chaque CCD intègre deux CCX. Chaque CCX regroupe 16 cœurs, ce qui porte chaque CCD à 32 cœurs, et l’ensemble à 256 cœurs sur 16 CCX.
Une organisation qui pointe vers Zen 6c
Le rendu affiche les cœurs dans une structure 2 × 4 × 4 à l’intérieur de chaque CCD. Cette présentation colle davantage à la variante dense Zen 6c utilisée par les versions Venice au plus grand nombre de cœurs qu’aux cœurs Zen 6 standard, plus volumineux.
2 nm TSMC et détails attendus avec Lisa Su
AMD avait déjà confirmé qu’EPYC Venice monterait jusqu’à 256 cœurs et reposerait sur l’architecture Zen 6. Le groupe a aussi indiqué avoir lancé la montée en production de Venice chez TSMC en 2 nm, présenté par AMD comme la première montée en production d’un produit de calcul haute performance sur ce nœud.
Pour mieux situer ce Venice dans la feuille de route maison, on peut aussi revoir la date d’Advancing AI fixée par AMD, qui éclaire le calendrier de lancement et le rôle central du serveur dans la séquence à venir.
Le reste des détails sur l’architecture et la plateforme devrait être présenté demain durant la keynote Advancing AI 2026 de Lisa Su. Vu le positionnement du produit, l’essentiel de l’événement devrait surtout concerner le serveur et l’IA, avec peu d’éléments susceptibles d’intéresser directement le marché client.
Si ce schéma est bien représentatif du design final, AMD confirme une densification nette de ses CCD serveurs avec Zen 6c, tout en conservant une structure chiplet lisible. Pour le segment datacenter, l’enjeu sera moins le nombre brut de cœurs, déjà connu, que l’équilibre entre densité, bande passante mémoire, interconnexions internes et consommation sur cette génération en 2 nm.
Source : VideoCardz
