Une architecture étudiée puis écartée après vingt ans de recherches chez Micron devient l’une des pistes privilégiées par l’industrie chinoise. YMTC développe désormais une puce à 9 600 MT/s, dans le sillage de CXMT.
La DRAM 4F² oppose deux stratégies industrielles
Dans une cellule mémoire 4F², le transistor et le condensateur sont empilés verticalement plutôt que disposés horizontalement. Son empreinte forme ainsi un carré équivalant à quatre fois le carré de la dimension minimale, soit 4 × F², avec deux lignes de bits et deux lignes de mots.
Ce changement doit réduire la surface d’une cellule de 30 à 40 % et accroître la densité d’un circuit intégré de 30 à 50 %. Il constitue donc une voie de contournement possible pour les fabricants chinois privés des équipements occidentaux de lithographie EUV et contraints de poursuivre leur développement avec des procédés DUV.
Micron conteste toutefois la viabilité de cette approche. Lors de son récent webinaire technologique, le fabricant a indiqué travailler sur le 4F² depuis plus de 20 ans, sans avoir trouvé de trajectoire de mise à l’échelle exploitable.
Scott DeBoer, président, Chief Technology and Product Officer de Micron, évoque des problèmes fondamentaux de réduction d’échelle. À ses yeux, l’avantage de densité prêté au 4F² face aux cellules conventionnelles 6F² relève en partie du « mythe ».
YMTC développe un prototype à 9 600 MT/s
Counterpoint Research rapporte que YMTC étend l’emploi de sa technologie additive Xtacking, jusqu’ici associée à la NAND, vers la DRAM. Depuis octobre 2025, l’entreprise mène dans sa Fab 2 les travaux de recherche, de développement et de test d’une LPDDR5 de deuxième génération offrant une capacité de 16 Gb et un débit de 7 500 MT/s.
Cette activité représenterait environ 5 000 wafers par mois. Le procédé High-k Metal Gate, ou HKMG, ne serait pas encore employé sur cette version.
YMTC prépare en parallèle une déclinaison atteignant 9 600 MT/s, fondée sur une cellule 4F² et un transistor à canal vertical, ou VCT. Sa production en volume serait prévue dans la Fab 3, sans calendrier plus précis à ce stade.
CXMT vise aussi une commercialisation en 2026
CXMT suit une trajectoire similaire et prévoit de lancer avant la fin de 2026 un module DDR5 RDIMM reposant sur cette architecture. Si les difficultés de rendement et d’intégration sont maîtrisées, cette évolution pourrait permettre au fabricant de passer effectivement du procédé DRAM 1c au nœud 1d, d’après l’expert Fred Chen.
Les deux entreprises chinoises explorent également le HKMG afin de repousser les limites de miniaturisation. Cette technologie remplace l’isolant traditionnel à base de silicium par un matériau à forte constante diélectrique, tel que l’oxyde d’hafnium HfO₂, associé à une grille métallique.
L’objectif est de limiter les courants de fuite et les pertes thermiques, tout en améliorant l’efficacité énergétique et la vitesse de commutation des transistors par rapport aux grilles en polysilicium. Le HKMG pourrait donc devenir un complément déterminant au VCT 4F², plutôt qu’une solution indépendante.
L’opposition entre Micron et les fabricants chinois reflète surtout des contraintes technologiques différentes. Micron peut privilégier la DRAM 3D et d’autres voies de mise à l’échelle, tandis que CXMT et YMTC doivent rentabiliser des architectures compatibles avec leur accès limité à l’EUV. Le prototype à 9 600 MT/s prouvera un niveau fonctionnel, mais seuls les rendements, les coûts et la production en volume permettront de trancher le débat sur la viabilité réelle du 4F².
Source : Wccftech
