Une architecture que les leaders de la mémoire tentent d’industrialiser depuis dix ans pourrait propulser un concurrent chinois en tête dès 2026. La perspective a secoué le KOSPI sud-coréen, mais l’écart entre une puce fonctionnelle et une production rentable reste considérable.
CXMT 4F² vise une DDR5 RDIMM avant fin 2026
Lors de la 4e Integrated Chip and Chiplet Conference organisée à Shanghai, le président de CXMT, le Dr Cao Kanyu, a détaillé les avancées du fabricant dans l’architecture DRAM 4F² et le hybrid bonding. Il a surtout fixé un calendrier particulièrement agressif : commercialiser une DDR5 RDIMM fondée sur cette cellule avant la fin de 2026.
Cette échéance placerait CXMT environ deux ans devant la feuille de route de Samsung. L’annonce a nourri une forte correction du KOSPI, les investisseurs réévaluant le risque concurrentiel pour Samsung et SK hynix.
Une cellule plus compacte, au prix de contraintes physiques sévères
Dans une cellule DRAM classique, le transistor et le condensateur occupent essentiellement le plan horizontal. L’approche 4F² les empile verticalement afin de ramener l’empreinte à un carré de 4 × F², structuré autour de deux bitlines et deux wordlines servant à piloter les transistors.
Ce changement d’organisation pourrait réduire la surface d’une cellule de 30 à 40 % et accroître la densité d’un circuit intégré de 30 à 50 %. Pour CXMT, il ouvrirait théoriquement une transition directe de son procédé DRAM 1c vers le 1d.
Les rendements restent le véritable verrou
Fred Chen, spécialiste des semi-conducteurs, tempère toutefois cette perspective. La compacité du 4F² laisserait très peu de marge pour l’épaisseur du diélectrique du condensateur, celle de la grille, du diélectrique de grille et du corps du transistor. Chacun de ces paramètres influe sur la rétention de charge, les courants de fuite, la fiabilité et la dispersion électrique entre cellules.
Samsung, Micron et SK hynix travaillent sur cette architecture depuis environ dix ans, sans être parvenus à obtenir des rendements suffisants pour une commercialisation de masse. CXMT devra donc démontrer que son procédé peut dépasser le stade des prototypes tout en maintenant des performances, une endurance et un coût par bit compatibles avec le marché des serveurs.
Les réserves exprimées sur la viabilité industrielle du calendrier sont détaillées dans l’analyse du plan DDR5 4F² de CXMT, qui revient sur les obstacles de fabrication encore à lever.
Le groupe chinois dispose néanmoins d’arguments tangibles : environ 300 brevets associés aux cellules 4F² et des unités de démonstration opérationnelles depuis au moins 2023. Cela confirme une maturité de recherche, mais ne préjuge ni du rendement par wafer ni de la capacité à produire des RDIMM qualifiés en volume avant fin 2026.
Le calendrier de CXMT constitue donc moins une avance acquise qu’un test industriel. Si le fabricant maîtrise simultanément la variabilité des transistors, les diélectriques et l’intégration verticale, il pourrait accélérer son passage au 1d et modifier l’équilibre du marché DRAM. Dans le cas contraire, la densité annoncée restera secondaire face au coût des puces fonctionnelles.
Source : Wccftech
