Privé des équipements EUV d’ASML, le fabricant chinois mise sur une architecture verticale pour compenser son retard de gravure. Cette fuite en avant pourrait toutefois se heurter aux mêmes obstacles industriels que ses concurrents ont préféré éviter depuis plus de dix ans.
CXMT 4F², une réponse directe aux restrictions américaines
Lors de l’Integrated Chip and Chiplet Conference de Shanghai, le président de CXMT, le Dr Cao Kanyu, a présenté un projet de mémoire censé placer l’entreprise deux ans devant Samsung, SK hynix et Micron. L’objectif consiste à réduire la surface délimitée par l’intersection des lignes de bits et des lignes de mots au sein d’une matrice DRAM.
Rosenblatt qualifie pourtant cette ambition de « tigre de papier ». Bank of America estime de son côté que l’architecture retenue découle avant tout des sanctions américaines, qui empêchent CXMT d’acheter les machines de lithographie EUV nécessaires à une réduction plus conventionnelle des dimensions.
Une cellule plus compacte, mais nettement plus complexe
Une cellule DRAM stocke un bit au moyen d’une architecture 1T1C associant un transistor et un condensateur. La ligne de bits assure le transfert des données, la ligne de mots commande le transistor et le condensateur conserve la charge électrique représentant l’information.
Dans une cellule 6F² classique, les transistors, aussi appelés piliers, sont disposés en quinconce entre les lignes de bits et de mots. Le schéma 4F² place au contraire ces piliers à leur intersection et empile verticalement les contacts des lignes de bits, les transistors et les condensateurs, au lieu de les étaler horizontalement.
Cette organisation peut réduire jusqu’à 50 % la surface occupée par rapport aux conceptions traditionnelles, avec des gains potentiels de consommation et de performances. Elle permet aussi d’agir sur le demi-pas, soit la moitié de la distance séparant deux motifs identiques, un paramètre que les procédés plus récents, notamment autour de 10 nm, réduisent normalement par la gravure.
Le 15 nm DUV limite la portée de la promesse
CXMT prévoit de fabriquer ses produits 4F² avec son procédé 15 nm et des équipements DUV plus anciens. Samsung, SK hynix et Micron exploitent déjà leur sixième génération de procédés de classe 10 nm, ce qui relativise fortement l’avantage annoncé par le constructeur chinois.
L’architecture 6F² reste depuis plus d’une décennie la norme pour les mémoires DDR4, DDR5 et HBM. Les trois leaders ont eux-mêmes travaillé sur le 4F² pendant plus de dix ans, sans le généraliser en production de masse en raison de coûts élevés, de faibles rendements et de difficultés de qualification chez les clients.
La forte densité entre condensateurs et transistors rend notamment les cellules plus fragiles. Rosenblatt souligne également que les architectures 4F² deviennent particulièrement difficiles à maîtriser sous les 10 nm et qu’elles n’apportent alors pas nécessairement d’avantage économique.
Une menace conditionnée aux volumes de 2027 et 2028
Bank of America n’écarte pas totalement le risque concurrentiel. Si CXMT parvient à produire de gros volumes en 2027 et 2028, tandis que Micron, Samsung et SK hynix restent concentrés sur le 6F², l’entreprise chinoise pourrait devenir une menace tangible.
Son partenaire industriel Naura a par ailleurs présenté des technologies susceptibles de faciliter la fabrication de mémoires empilées verticalement. Ces progrès peuvent renforcer l’écosystème chinois, mais ils ne résolvent pas à eux seuls les problèmes de rendement, de coût et de qualification indispensables à une DDR5 commercialisée à grande échelle.
Le pari de CXMT porte donc moins sur une supériorité lithographique que sur une architecture capable de contourner l’absence d’EUV. Une production stable en 15 nm pourrait améliorer sa compétitivité et accélérer l’autonomie chinoise dans la DRAM, mais l’avance revendiquée ne deviendra crédible qu’après validation des rendements, des coûts par bit et de la fiabilité en volume.
Source : Wccftech
