Assembler plusieurs briques silicium comme si elles ne formaient qu’une seule puce reste l’un des grands verrous de l’industrie. Fraunhofer IPMS affirme avoir franchi un cap concret en insérant des chiplets dans des cavités gravées directement au niveau wafer.
Une voie intermédiaire entre packaging classique et puce monolithique
Dans le cadre de la ligne pilote européenne APECS, pour Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems, l’institut allemand travaille sur une approche dite de quasi-monolithic integration, ou QMI. L’idée est de combiner sur wafer différents blocs, comme l’électronique de contrôle, des capteurs ou des MEMS, afin de conserver la compacité d’une puce unique tout en gardant la souplesse d’une architecture modulaire.
Le jalon annoncé porte sur des wafers en silicium comportant des cavités structurées, décrites comme des pockets. Fraunhofer IPMS y a inséré pour la première fois des dummy chiplets, avant de niveler la surface avec une couche de passivation pour préparer les interconnexions de type back-end-of-line.
Dr. Lukas Lorenz, responsable de groupe chez Fraunhofer IPMS, explique que cette étape permet d’obtenir une architecture système presque monolithique, avec une très forte densité d’intégration tout en conservant une montée en échelle modulaire. À ce stade, il s’agit encore d’un démonstrateur basé sur des structures factices, mais l’institut estime que la chaîne de fabrication peut être transférée vers des applications clients réelles.
Pourquoi cette intégration de chiplets change l’équation
L’intérêt technique de la QMI vient de l’agencement des chiplets sur un wafer actif ou passif partageant une pile d’interconnexions commune. Comme ces liaisons sont formées au stade front-end-of-line, la densité de connexion visée dépasse celle des procédés de packaging plus conventionnels.
Des gains attendus sur les performances, la fiabilité et l’encombrement
Fraunhofer IPMS met en avant plusieurs bénéfices directs. Des trajets de signal plus courts doivent réduire pertes et latence, avec à la clé une hausse des performances à l’échelle système. La baisse du nombre d’interfaces mécaniques doit aussi améliorer la robustesse et la durée de vie opérationnelle.
Cette logique d’intégration serrée rappelle d’ailleurs les efforts menés sur d’autres briques hybrides du secteur, où chaque gain d’encombrement ou de latence compte au niveau système. Dans ce registre, Intel GaN-on-silicon montre déjà jusqu’où peut aller la fusion entre puissance et logique sur silicium.
À cela s’ajoutent un gain d’encombrement, puisque l’ensemble tend vers une intégration presque monolithique, et un potentiel de réduction des coûts grâce à l’approche modulaire par chiplets, à des cycles d’innovation plus courts et à une meilleure scalabilité. Fraunhofer cite déjà comme débouchés possibles des SoC très intégrés pour l’IA ainsi que des smart transceivers à large bande passante.
Si la promesse se confirme au-delà des dummy structures, cette brique technologique pourrait intéresser bien au-delà de la recherche appliquée. L’enjeu est clair : rapprocher les avantages du chiplet, devenu incontournable pour contourner les limites de coût et de rendement, des qualités électriques d’une puce monolithique, là où se joue une bonne partie de la prochaine génération de systèmes hétérogènes.
Source : TechPowerUp
