Les accélérateurs IA toujours plus imposants mettent les lignes de packaging avancé sous forte pression. Une hausse tarifaire pouvant atteindre 20 % serait désormais envisagée, avec des délais de production déjà orientés à la hausse.
TSMC CoWoS rattrapé par la complexité des puces IA
China Times rapporte, sans confirmation de TSMC, que le groupe taïwanais étudierait une nouvelle augmentation du prix de CoWoS. La demande continue de dépasser l’offre, tandis que les concepteurs réunissent davantage de dies de calcul et de piles HBM dans un même boîtier.
Ces assemblages plus grands et plus complexes réduisent le débit horaire des équipements. Même à volume de puces constant, les clients mobilisent donc davantage de machines. Les phases de test des processeurs IA s’allongent également, ce qui tend simultanément les capacités de packaging et de validation.
Accroître la production reste possible, mais l’effet ne sera pas immédiat. D’après les sources industrielles citées, une nouvelle usine de packaging avancé nécessite environ trois ans pour atteindre sa pleine charge sur les postes les plus contraints. Après la construction et l’installation des équipements viennent encore les étapes de calibration et de qualification.
Des capacités promises, mais des équipements plus longs à obtenir
Les délais de livraison des équipements seraient passés de 3 à 6 mois à 6 à 8 mois, leurs fournisseurs fonctionnant eux aussi à pleine capacité. TSMC chercherait à porter sa capacité à 130 000 wafers mensuels en 2026, puis à 200 000 unités en 2027. Une usine américaine du groupe devrait commencer à produire en 2028.
CoWoS conserve un avantage face à Intel EMIB
La possibilité d’imposer une telle augmentation reflète aussi la position dominante de CoWoS. Cette technologie utilise un interposeur complet en silicium, capable d’assurer des interconnexions très denses entre les dies de calcul et la mémoire HBM, un point déterminant pour les accélérateurs IA actuels.
TSMC affirme que ses boîtiers atteignant 5 fois la taille du réticule sont déjà produits en volume avec de bons rendements. Des versions de 9x et 14x sont en développement, parallèlement à CoPoS, une technologie sur panneau destinée à accueillir de plus grands assemblages tout en réduisant les coûts.
Intel EMIB adopte une approche différente, avec de petits ponts de silicium intégrés au substrat organique. Elle convient aux besoins d’interconnexion modérés et limite la quantité de silicium employée, mais sa montée en échelle est généralement jugée plus délicate pour les architectures très larges, chargées en HBM.
L’avantage de TSMC ne repose toutefois pas uniquement sur la technique. Les principaux concepteurs de GPU et d’ASIC personnalisés ont structuré leurs outils, leurs partenariats mémoire et leurs procédures de test autour de CoWoS. Changer de filière introduirait un risque industriel et retarderait potentiellement la mise sur le marché.
EMIB conserve un intérêt comme solution de diversification lorsque CoWoS est saturé. Mais dans un marché où la disponibilité prime sur le coût du packaging, les clients de TSMC pourraient accepter rapidement une hausse de 20 %. Cette tension confirme que le principal goulet d’étranglement de l’IA ne se situe plus seulement dans la gravure des dies, mais aussi dans leur assemblage avec la HBM.
Source : China Times
