La mémoire des accélérateurs IA pourrait bientôt sortir du carcan des interposeurs en silicium sans renoncer aux débits visés par la HBM4. C’est tout l’enjeu de SPHBM4, un nouveau standard qui cherche à déplacer une partie de la complexité vers l’interface plutôt que vers le packaging.
SPHBM4 vise les performances de la HBM4 avec une autre base d’intégration
La JEDEC Solid State Technology Association a publié la norme JESD330-4, baptisée Standard Package High Bandwidth Memory, ou SPHBM4. L’idée est d’utiliser les mêmes dies DRAM que la HBM4, déjà destinée aux accélérateurs d’intelligence artificielle, mais avec un nouveau die d’interface permettant un montage sur des substrats organiques standards plutôt que sur des substrats en silicium.
Le document JESD330-4 est d’ores et déjà disponible en téléchargement sur le site de la JEDEC. Sur le plan architectural, SPHBM4 est conçue pour atteindre le même débit agrégé que la HBM4, mais en réduisant fortement le nombre de broches grâce à une fréquence plus élevée.
512 signaux au lieu de 2048 grâce à une sérialisation 4:1
L’interface HBM4 repose sur 2048 signaux de données. SPHBM4, une fois la définition finalisée, en utilisera 512 avec une sérialisation 4:1 pour atteindre la même bande passante. Cette approche permet d’assouplir le bump pitch, un point clé pour rendre la connexion compatible avec des substrats organiques.
Même capacité par pile, avec plus de latitude côté routage
Comme SPHBM4 reprend les mêmes couches mémoire que la HBM4, la capacité totale prise en charge par pile reste identique. La différence se joue donc moins sur la densité intrinsèque de la mémoire que sur la manière de l’intégrer autour du SoC.
Avant de voir si ce détour par le substrat organique change vraiment l’équation industrielle, un rappel sur les progrès déjà actés autour de la HBM4 en production de masse chez Samsung aide à mesurer ce que SPHBM4 cherche à simplifier.
La JEDEC met aussi en avant un autre avantage potentiel du routage sur substrat organique : une longueur de canal plus importante entre le SoC et la mémoire. En pratique, cela pourrait permettre d’augmenter le nombre total de piles SPHBM dans un même design, et donc la capacité mémoire globale disponible.
Dans le contexte actuel des accélérateurs IA, cette évolution compte autant pour le coût de packaging que pour la flexibilité des architectures. Si l’industrie suit, SPHBM4 pourrait ouvrir une voie intermédiaire entre les ambitions de la HBM4 et les contraintes industrielles liées aux interposeurs silicium sur les très gros packages.
Source : TechPowerUp
