Le stockage devient un maillon critique des PC IA, surtout quand les charges d’inférence locale martèlent le SSD avec des accès aléatoires fragmentés. C’est précisément sur ce terrain que Silicon Motion positionne son nouveau SM2524XT, un contrôleur PCIe Gen 5 DRAMless orienté KV Cache et inférence.
SM2524XT : un contrôleur Gen 5 DRAMless calibré pour les charges IA
Le SM2524XT s’appuie sur une nouvelle architecture à quatre cœurs processeur, une interface PCIe Gen 5 x4 et une interface NAND montant jusqu’à 4 800 MT/s. Silicon Motion annonce jusqu’à 14 Go/s en lecture séquentielle et jusqu’à 2,5 millions d’IOPS en accès aléatoire, avec un positionnement clairement centré sur les charges d’inférence et les accès intensifs au KV Cache.
Le contrôleur est gravé en 6 nm chez TSMC. D’après le fabricant, il offre jusqu’à 25 % de performances par watt en plus face à la génération précédente, tout en maintenant le débit maximal en I/O aléatoires même dans des enveloppes thermiques et énergétiques contraintes.
L’accent mis sur la latence et la stabilité en charge continue
Silicon Motion indique aussi un gain pouvant atteindre 25 % en performances aléatoires par rapport à son prédécesseur. L’objectif est clair : réduire la latence et améliorer les temps de réponse sur des schémas d’accès très morcelés, typiques des charges KV Cache et de l’inférence IA embarquée.
Nelson Duann, Senior VP of Client & Automotive Storage Business chez Silicon Motion, estime que le KV Cache est désormais un facteur clé des performances en inférence IA. Il relie directement cette évolution à la montée en puissance des AI PC capables de faire tourner des agents locaux et des LLM sur machine, avec des besoins accrus en IOPS aléatoires, en stabilité de latence et en efficacité énergétique.
Des optimisations internes pensées pour le NAND sous charge soutenue
Pour tenir ce profil de charge, le SM2524XT intègre la technologie Separated Command Address ou SCA, un ordonnancement FTL avancé et les technologies NANDXtend LDPC ECC de la marque. Silicon Motion met en avant une meilleure efficacité du traitement parallèle des données, une réduction des interruptions liées à la latence et des performances plus constantes lors des sessions d’inférence prolongées.
Cette montée en gamme rappelle aussi les annonces précédentes de Silicon Motion sur le segment Gen 5, avec des puces pensées pour tenir la cadence sans faire exploser la consommation. On retrouve cette même logique de contrôle du budget énergétique dans le contrôleur PCIe 5.0 SM8388 orienté SSD haut de gamme pour datacenters et charges IA, où la performance ne se résume plus aux seuls débits théoriques.
Le message est aussi industriel que technique. En mettant l’accent sur un design DRAMless en PCIe 5.0, Silicon Motion cherche visiblement à répondre à une future génération de SSD où la régularité en accès aléatoires comptera autant que les débits de pointe, en particulier dans les machines orientées IA locale plutôt que dans les usages grand public classiques.
Dans le même esprit, l’arrivée de modèles DRAMless en PCIe 5.0 montre que le marché grand public et les PC IA convergent vers des SSD plus simples, mais mieux optimisés pour les usages réels. C’est précisément ce que suggère ce SSD NVMe Gen 5 DRAMless qui mise sur de gros débits sans alourdir la facture ni la consommation, avec une approche très proche de celle décrite ici.
Source : TechPowerUp
