La bataille ne se joue plus seulement sur la taille du die ou la vitesse de la mémoire. En déplaçant une partie critique de l’interface mémoire dans l’empilement HBM lui-même, NVIDIA affirme pouvoir récupérer à la fois du débit, de l’efficacité énergétique et de la surface de calcul.
NVHBM déplace le contrôleur hors du die de calcul
La technologie NVHBM repose sur une idée simple : là où la HBM standard place le contrôleur mémoire sur le compute die, NVIDIA l’intègre dans le base die de la pile HBM 3D. L’espace occupé jusque-là sur la puce de calcul peut donc être réalloué à d’autres blocs, avec à la clé jusqu’à 25 % de surface utile supplémentaire sur le processeur.
Le constructeur avance aussi jusqu’à 30 % de bande passante mémoire en plus face à la HBM4E standard, ainsi qu’une baisse de 15 % de la consommation de la HBM. NVIDIA précise que cette approche, prévue pour ses futurs GPU, sera également ouverte à des clients XPU tiers via NVLink Fusion.
Une interface physique repensée pour libérer du silicium
Le gain de surface vient surtout d’une nouvelle implémentation du PHY mémoire. NVIDIA explique que son interface personnalisée réduit la zone d’E/S de jusqu’à 67 % par rapport à la HBM4E JEDEC. En parallèle, le routage sur l’interposeur devient moins contraint, ce qui permettrait de récupérer jusqu’à 80 % de silicium exploitable en plus sur l’ensemble du layout.
Dans un design où plusieurs piles HBM doivent cohabiter avec un très gros die de calcul, cette réduction de l’empreinte PHY n’est pas anecdotique. Elle simplifie l’intégration et allège les contraintes de placement, un point clé sur les accélérateurs de grande taille.
Débit théorique, datacenters et premiers partenaires
Le volet énergétique intéresse directement les datacenters. NVIDIA prend l’exemple d’un site de 1 gigawatt exploitant des XPU de 2 000 W : les économies réalisées sur la mémoire pourraient dégager assez de marge pour accueillir 15 000 XPU supplémentaires en capacité de calcul.
Le calendrier s’inscrit dans une montée en puissance plus large de la HBM4E. Lors de Hot Chips 2026, Samsung a confirmé préparer des livraisons de HBM4E à 16 Gbps par pin, contre 14 Gbps sur sa génération actuelle. Avec 2 048 pins, cela fait passer le débit par pile de 3,6 To/s à 4 To/s. En appliquant le gain de 30 % avancé par NVIDIA, une pile NVHBM pourrait théoriquement atteindre environ 5,2 To/s.
NVIDIA indique enfin que NVHBM sera validée auprès de plusieurs fournisseurs mémoire afin de simplifier la qualification côté clients. Annapurna Labs, la division d’Amazon, est le premier partenaire officiellement cité autour de cette collaboration.
Au-delà du chiffre de bande passante, le message est surtout industriel : si NVIDIA parvient à sortir le contrôleur mémoire du die principal sans pénalité d’intégration, la valeur se déplace vers le packaging et l’écosystème mémoire. Dans l’IA, où la surface silicium, la dissipation et l’interposeur deviennent des ressources aussi critiques que les nœuds de gravure, ce type d’optimisation peut compter autant qu’un changement d’architecture.
Source : NVIDIA
