La montée en puissance de CXMT sur la mémoire pour l’IA se heurte à un mur industriel bien connu : empiler de la DRAM est autrement plus difficile que produire de la mémoire planaire. À ce stade, trois piles HBM3E sur quatre seraient défectueuses, un niveau qui repousse de fait toute montée en cadence.
CXMT HBM3E loin du rythme imposé par les leaders
D’après la presse sud-coréenne, le fabricant chinois CXMT rencontre de sérieuses difficultés sur sa HBM3E. Fin août, l’entreprise avait lancé une production à risque de cette mémoire, avec déjà deux générations de retard sur Samsung, SK hynix et Micron, désormais engagés dans l’échantillonnage de la HBM4E.
Les nouveaux éléments évoquent un rendement de seulement 25 %. Concrètement, trois piles HBM3E sur quatre seraient non conformes. La situation confirme que le vrai point dur ne se situe pas sur la DRAM classique, mais sur l’intégration 3D indispensable à la HBM.
Le verrou reste la maîtrise du TSV
La faiblesse des rendements serait liée à l’immaturité de la technologie TSV, pour through-silicon via, utilisée par CXMT. En front-end, le groupe atteindrait environ 30 % de rendement, puis le back-end tournerait autour de 70 % sur cette base initiale de 30 %.
Le contraste avec les acteurs établis est parlant. Samsung utilise environ 5 000 TSV par couche sur la HBM2, tandis que SK hynix dépasse les 8 000 TSV par couche sur sa HBM3. CXMT tenterait, de son côté, de produire une HBM3E avec seulement 3 000 TSV par couche, tout en visant un empilement 8-Hi standard sur 8 couches.
Dans ces conditions, un passage rapide vers des puces HBM 12-Hi, donc à plus forte capacité, paraît peu probable. L’enjeu immédiat est d’abord d’assainir le procédé avant toute ambition de densité supérieure.
Une situation fragile, mais pas encore rédhibitoire
Le dossier n’est pas pour autant définitivement compromis. Samsung n’aurait affiché qu’environ 60 % de rendement sur la HBM4 en février de cette année, avant de remonter à près de 80 % seulement six mois plus tard.
Sur la DRAM planaire en revanche, CXMT serait déjà à 90 % de rendement, soit seulement 2 à 3 % de moins que Samsung sur son nœud de classe 10 nm pour la DDR5. Cela montre que le groupe sait exécuter sur des procédés plus conventionnels, mais que la HBM demande encore un saut de savoir-faire. Il faudra vraisemblablement plusieurs mois avant d’envisager une production de volume crédible.
Pour le marché, le signal est clair : l’écart technologique sur la mémoire pour accélérateurs IA ne se referme pas seulement avec des capacités de fabrication, mais avec la maîtrise des rendements sur l’empilement avancé. Tant que CXMT restera bloqué à ce niveau, Samsung, SK hynix et Micron garderont une avance structurelle sur la HBM à forte valeur ajoutée.
Source : Chosun
