Dans l’empilement avancé, la solution la plus élégante n’est pas toujours celle qui gagne. TSMC choisirait pour l’instant une voie plus pragmatique, en poussant les microbumps plus loin plutôt qu’en basculant massivement vers le hybrid bonding.
TSMC microbumps : une feuille de route plus conservatrice
D’après ETNews, qui cite des sources de la chaîne d’approvisionnement, TSMC freinerait toujours ses investissements dans le hybrid bonding appliqué au packaging silicium. Cette technologie consiste à relier durablement deux puces en fusionnant des interconnexions métalliques intégrées, jusqu’à former un ensemble quasiment monolithique.
Le principe permet de connecter plusieurs dies, voire des wafers entiers, en empilant les faces arrière de deux puces. Là où les bumps de soudure classiques utilisés dans l’assemblage moderne tournent autour de 100 micromètres, et où les microbumps descendent à environ 20 micromètres, le hybrid bonding ramène l’échelle à 1 micromètre.
Aujourd’hui, les microbumps restent centraux pour interconnecter le silicium avec d’autres puces à l’intérieur d’un même package. C’est notamment le cas dans les technologies CoWoS-S et CoWoS-L, où ils servent largement aux liaisons entre puce et interposeur.
TSMC poursuit surtout l’optimisation du packaging, comme le montre l’évolution des packages CoWoS-L et de leurs rendements, un terrain où chaque gain de densité compte autant que la finesse des interconnexions.
Objectif 5 micromètres, production de masse au second semestre 2028
Plutôt que d’accélérer franchement sur le hybrid bonding, TSMC préparerait sa chaîne d’approvisionnement à des microbumps de 5 micromètres. L’idée est simple : réduire encore la taille de ces interconnexions pour améliorer les performances du packaging sans changer brutalement de paradigme industriel.
Des fournisseurs sud-coréens et japonais travailleraient avec TSMC sur cette transition. La production de masse des microbumps de 5 micromètres serait visée pour le second semestre 2028.
Une approche déjà vue sur d’autres briques critiques
Le choix n’est pas totalement isolé dans la stratégie du fondeur. TSMC défend déjà l’idée que la lithographie Low-NA EUV peut encore accompagner les prochains nœuds, avec du multi-patterning, jusqu’au lancement des procédés à 1 nm et au-delà.
Le contraste est notable avec le reste du secteur, alors que SK hynix considère le hybrid bonding comme la méthode la plus efficace et la plus performante pour empiler les puces. AMD l’utilise déjà pour sa 3D V-Cache, où de la SRAM est posée au-dessus de la logique, mais la capacité de production proposée par TSMC sur ce terrain resterait limitée, et devrait le rester.
En clair, TSMC semble privilégier une montée en densité progressive avec une technologie qu’il maîtrise déjà industriellement. Pour les clients HPC et IA, cela peut retarder l’adoption à grande échelle de l’approche la plus ambitieuse, mais aussi sécuriser les volumes et les rendements sur une période où le packaging est devenu presque aussi stratégique que le nœud de gravure lui-même.
Source : ETNews
