Le vrai goulot d’étranglement de l’IA ne se joue plus seulement sur les nœuds de gravure, mais sur la capacité à assembler toujours plus de silicium sans casser les rendements. Sur ce terrain, TSMC vient de poser une borne importante avec un niveau de maturité rarement vu aussi tôt dans le cycle industriel.
CoWoS-L atteint un niveau de rendement déjà très élevé
TSMC aurait établi une base d’environ 98 % de rendement sur son packaging avancé CoWoS actuel. Dans le cas de CoWoS-L, cela concerne une surface de die équivalente à 5,5 fois la limite de réticule, soit environ 858 mm².
Concrètement, cela permet d’encapsuler jusqu’à 4 720 mm² de silicium sur un seul ensemble CoWoS-L, avec seulement 1 à 2 % des designs packagés qui rencontreraient des problèmes. Pour une technologie entrée en production de masse cette année, le résultat est loin d’être anodin.
CoWoS-L était déjà expédié depuis un certain temps, mais 2024 marque la première mise à l’échelle industrielle d’une puce au format 5,5x réticule. Autrement dit, TSMC ne parle plus d’une démonstration technique, mais d’un niveau de production compatible avec les besoins réels de ses clients.
Des packages géants jusqu’à 14x réticule dans le viseur
Le fondeur prépare déjà des conceptions encore plus imposantes, avec des dies pouvant atteindre 14x la taille du réticule sur un unique package. À cette échelle, la surface de silicium assemblée grimperait à 12 012 mm² via CoWoS, ou plus précisément l’une de ses variantes.
Cette étape est attendue pour 2029, en parallèle de la production de masse du nœud A13. Le calendrier reste cohérent avec la trajectoire habituelle de TSMC, dont les capacités de fabrication comme de packaging avancé continuent d’être saturées par la demande.
Les limites ne sont plus seulement photolithographiques
Au-delà de 3x réticule, la question n’est plus seulement de relier les composants, mais de maintenir l’intégrité mécanique du package. TSMC souligne que les designs de cette taille doivent être menés avec précaution, car les déformations thermiques peuvent provoquer des problèmes mécaniques. Le groupe travaille donc directement avec ses clients pour contenir ces effets.
SoIC progresse aussi sur l’empilement hybride
En parallèle de CoWoS, TSMC pousse aussi sa technologie SoIC de bonding hybride. Le pas d’interconnexion 6 microns est entré en production à grand volume l’an dernier, et la feuille de route vise 4,5 microns en 2029, avec une capacité annoncée pour empiler des puces A14.
TSMC avance pour SoIC une densité d’interconnexion supérieure de plus de 50 fois et une efficacité énergétique multipliée par cinq par rapport aux designs standards. Ce positionnement confirme que la compétition ne se joue plus seulement sur le transistor, mais sur l’architecture complète du boîtier et des interconnexions.
Pour l’écosystème IA et HPC, ce cap sur les rendements est probablement aussi stratégique qu’un nouveau nœud de gravure. Si TSMC parvient à industrialiser durablement ces formats géants, les futurs accélérateurs pourront surtout croître en taille et en bande passante sans dépendre uniquement d’un monolithe toujours plus difficile à fabriquer.
Source : TechPowerUp
