Le patron de TSMC, C.C. Wei, a lâché une rare indication produit lors de la conférence résultats 2026Q1 : « nous travaillons avec nos clients au développement de leur prochaine génération de LPU ». Une prise de parole inhabituelle qui confirme l’implication directe du fondeur dans les accélérateurs dédiés aux inférences et aux graphes de tokens, au-delà des GPU et des ASIC IA plus traditionnels.
Le message intervient quelques semaines après l’officialisation chez NVIDIA de la puce Groq 3 (LP30) LPU lors de GTC 2026, produite chez Samsung Foundry, avec les racks Groq 3 LPX attendus au second semestre. La feuille de route de NVIDIA annonce un LP35 à l’ère Rubin, compatible NVFP4, puis un LP40 à l’ère Feyman doté de NVLink pour l’interconnexion haut débit. L’allusion de TSMC laisse entendre que certains de ces jalons – ou des designs concurrents – migreront chez le Taïwanais, ou coexisteront selon les nœuds et capacités disponibles.
Capex sous tension, 3 nm en montée en régime, A14 en ligne de mire
TSMC anticipe une croissance annuelle du chiffre d’affaires supérieure à 30 % en dollars. La marge brute sur 3 nm doit rejoindre son niveau moyen au second semestre 2026, signe d’un rendement et d’une densité mieux maîtrisés. Le fondeur vise un investissement 2026 dans le haut de la fourchette 52 à 56 milliards de dollars, et prévient que les trois prochaines années resteront nettement au-dessus des rythmes récents, afin d’absorber la demande en calcul IA et en logiques hautes performances.
TSMC confirme par ailleurs un A14 en production de masse en 2028. La trajectoire laisse peu de place au relâchement sur l’EUV haute NA et l’optimisation des interconnexions avancées, cruciales si les futures LPU doivent soutenir NVFP4 puis des maillages NVLink à grande échelle.
Si NVIDIA a choisi Samsung pour LP30, la combinaison de volumes IA explosifs, d’un calendrier LP35/LP40 agressif et d’un capex record chez TSMC crée un contexte propice au multi-sourcing ou à des variantes de LPU selon nœuds et packaging. Pour le marché, l’enjeu est double : sécuriser des wafers face à une demande qui reste contrainte, et verrouiller des interconnexions à faible latence indispensables aux grappes LPU, terrain où la maîtrise de TSMC en CoWoS et SoIC pourrait peser sur les choix d’intégration à partir de 2026H2.
Source : ITHome
