La cellule SRAM 6T, figée autour de 0,021 µm² depuis 2020, devrait enfin descendre à 0,017 µm². Cette réduction de 19 % lèverait l’un des principaux freins à la densification des puces modernes.
TSMC A14 débloque la densité SRAM
Depuis l’arrivée du procédé N5 5 nm en 2020, TSMC a continué d’augmenter la densité des transistors logiques, sans obtenir de progrès comparable sur la mémoire SRAM. La cellule 6T est ainsi restée proche de 0,021 µm² pendant plusieurs générations de gravure.
Avec l’A14, attendu en production en 2028, cette cellule passerait à 0,017 µm². Le gain de densité SRAM atteindrait 19 %, un changement notable après huit années de stagnation et plusieurs nœuds où la logique évoluait plus vite que les blocs mémoire.
Des gains sensibles face au procédé N2
Par rapport au N2 2 nm, récemment entré en production de volume, le procédé A14 offrirait jusqu’à 15 % de performances supplémentaires à consommation identique. À fréquence égale, TSMC avance jusqu’à 30 % de réduction de la consommation.
Le fondeur annonce également une hausse de 20 % de la densité logique. Associée au gain de 19 % sur la SRAM, cette progression rapprocherait de nouveau le rythme de miniaturisation de la mémoire de celui des circuits logiques, contrairement à ce qui a été observé sur les procédés inférieurs à 10 nm.
Une production à haut volume prévue en 2028
TSMC mène actuellement une production pilote afin de vérifier la viabilité du procédé et de permettre à ses clients d’évaluer leurs conceptions dans son environnement industriel. Les premiers résultats auraient permis d’avancer le calendrier initial.
Si les rendements et la production pilote ne rencontrent pas de difficulté majeure, la phase de production à risque débutera en 2027. La fabrication à haut volume suivra en 2028, avec une possible avance de quelques mois si aucun obstacle significatif n’apparaît l’année prochaine.
Le procédé A14 sera d’abord déployé à Taïwan, sur le principal site de TSMC. Au-delà des gains de fréquence et d’efficacité, la reprise de la mise à l’échelle de la SRAM sera déterminante pour les CPU, GPU et accélérateurs d’IA, dont la surface dépend largement des caches embarqués.
Source : ETNews
