La conception des futures puces IA se prépare plusieurs années avant leur arrivée dans les centres de données. Cadence sécurise déjà le passage à l’A14 de TSMC, tout en promettant jusqu’à 2,5 fois moins d’itérations pour certains circuits.
TSMC A14 rejoint les flux certifiés de Cadence
Cadence étend sa collaboration avec TSMC autour des puces IA, HPC et des systèmes 3D-IC. Ses flux numériques complets, de signoff et de conception analogique ou personnalisée sont désormais certifiés pour les procédés A16 et A14. La couverture s’étend plus largement aux technologies N3, N2, A16 et A14 ainsi qu’à TSMC 3DFabric.
La chaîne numérique réunit Innovus Implementation System, Cerebrus Intelligent Chip Explorer pour le DTCO et Genus Synthesis Solution. Elle comprend également Tempus Timing and ECO Solution, EMX Planar 3D Solver, Voltus IC Power Integrity Solution, Quantus Extraction Solution, Pegasus Verification System et la gamme Liberate Characterization.
Dans Virtuoso Studio, la génération de layouts conformes aux règles de conception et la migration automatisée vers A16 et A14 doivent réduire le nombre d’itérations jusqu’à 2,5 fois. Cadence vise ainsi un meilleur taux de réussite au premier passage pour les SoC IA, HPC et mobiles, avec des gains attendus sur les performances, la consommation et la surface.
UCIe 64G déjà porté sur A14
Le portefeuille d’IP progresse en parallèle. L’interface UCIe 64G a franchi l’étape du tape-out sur A14, tandis que l’IP LPDDR6 reste en développement. Les IP Artisan Foundation et mixtes sont attendues au quatrième trimestre 2026, notamment les cellules standard, GPIO et compilateurs mémoire destinés aux applications HPC, IA et réseau.
Cadence a aussi obtenu la certification de ses flux analogiques, numériques et de signoff pour N2P. Virtuoso Layout Suite reçoit des modèles de connectivité enrichis afin de raccourcir le lancement des projets personnalisés et de sécuriser les tape-out.
Les IP DDR5, LPDDR5 et PCIe 6.0 ont déjà été portées sur N2P. Une IP PCIe 3.0 est annoncée pour le quatrième trimestre 2026, tandis qu’UCIe 64G sur silicium N2P se trouve en laboratoire après avoir été caractérisé sur N3P. Cadence cite également HBM4/4E, LPDDR6/5X, DDR5-MRDIMM, PCIe 7.0 et UCIe 64G dans son portefeuille HPC et IA.
Des systèmes 3D-IC comptant des centaines de chiplets
L’enjeu dépasse le simple nœud de gravure. Les outils Cadence prennent en charge le flux complet TSMC SoW-X, conçu pour des systèmes à l’échelle du wafer réunissant des centaines de chiplets et des millions de bumps. Ils couvrent aussi les boîtiers avancés de type CoWoS-L atteignant cinq fois la surface d’un réticule.
Integrity 3D-IC permet d’assembler et de planifier les éléments SoIC, eDTC, MIMCap, IVR, les dies logiques de base HBM et le substrat. Un flux de routage automatique die-to-die piloté par présimulation a par ailleurs été certifié avec Allegro Substrate Router et OmniRoute Advanced Interconnect Router.
Cette chaîne déduit automatiquement des stratégies de routage optimisées pour l’intégrité du signal sur les différentes architectures CoWoS, en tenant compte des exigences UCIe. TSMC-COUPE, moteur photonique compact destiné aux liaisons à forte bande passante entre photonique et silicium, peut également être associé à l’IP SerDes 224G de Cadence.
Cette IP 224G s’aligne sur les écosystèmes UALink, ESUN, UltraEthernet et CPO. Cadence indique par ailleurs avoir démontré une solution UALink sur N3P, autre composante importante pour les accélérateurs IA fortement interconnectés.
Une chaîne plus prévisible pour les accélérateurs IA
Global Unichip Corp. utilise déjà les solutions Cadence pour développer des puces personnalisées destinées aux accélérateurs IA et aux infrastructures hyperscale sur les procédés avancés de TSMC. L’entreprise souligne surtout la réduction du risque calendrier lors des premiers engagements sur N3P et N2P, où la corrélation avec le silicium devient déterminante.
La certification d’un outil ne préjuge ni du rendement industriel ni des performances des futures puces A14. Elle verrouille toutefois une partie essentielle de leur écosystème avant la production, tandis que l’association d’IP éprouvées, de flux 3D-IC et d’interconnexions rapides réduit les risques qui se déplacent désormais de la gravure vers l’intégration de systèmes comptant toujours plus de chiplets.
Source : Wccftech
