Samsung avance une mémoire placée directement au-dessus d’un accélérateur IA, avec des chiffres qui dépassent largement la trajectoire habituelle de la HBM. Le problème, c’est que zHBM reste pour l’instant une proposition technique sans date, sans produit et sans client confirmé.
Présentée à la FMS 2026, la feuille de route du groupe couvre aussi HBM4E, HBM5, LPDDR5X-PIM, une NAND à plus de 400 couches et un second concept baptisé zNAND-O. L’ensemble ressemble davantage à un argumentaire destiné aux clients et aux investisseurs qu’à une série d’annonces prêtes pour la production.
zHBM, une DRAM empilée au-dessus du calcul
L’idée de Samsung consiste à placer la mémoire empilée directement au-dessus de l’accélérateur IA. Aujourd’hui, les packages HBM sont généralement installés à côté du processeur, ce qui impose une interconnexion plus longue entre la mémoire et le bloc de calcul.
Sur son modèle conceptuel, Samsung avance une interface capable d’atteindre environ 8x les performances de la HBM5. Le constructeur ajoute plus de 10x la densité mémoire, 3x l’efficacité énergétique et une baisse de plus de 50 % de la résistance thermique.
Ces chiffres doivent être lus pour ce qu’ils sont : des objectifs associés à un concept. Samsung n’a communiqué ni calendrier de lancement, ni plan de production, ni partenaire identifié pour cette mémoire intégrée au-dessus du compute.
NAND 400 couches et comparaison avec HBF
Le timing n’est pas anodin. L’annonce arrive peu après le High Bandwidth Flash de Sandisk et SK hynix, une approche qui s’appuie sur de la NAND empilée pour apporter davantage de capacité mémoire au plus près des processeurs IA.
La différence est nette : HBF vise la capacité en rapprochant de la flash du calcul, tandis que zHBM s’attaque à la bande passante et à la latence en plaçant de la DRAM directement sur l’accélérateur. HBF dispose déjà d’une spécification technique ouverte. Chez Samsung, zHBM reste à un horizon plus lointain.
La comparaison avec HBF est éclairante, mais le marché avance aussi sur des mémoires déjà mieux cadrées, comme la HBM4 de Samsung validée pour NVIDIA Vera Rubin, qui donne une idée plus concrète du tempo industriel attendu côté accélérateurs IA.
V10 BV-NAND à plus de 400 couches
Samsung a aussi montré sa V10 BV-NAND avec plus de 400 couches. Son architecture Bonding V-NAND fabrique les cellules mémoire et les circuits périphériques sur des wafers séparés avant de les assembler, avec à la clé un gain de densité annoncé d’environ 58 % face à la V9 NAND.
Là encore, les détails manquent sur les débits, l’endurance ou la disponibilité commerciale. Cette présentation donne surtout une indication sur la direction prise par Samsung : densifier, rapprocher la mémoire du calcul et reprendre l’initiative sur les charges IA à très forte bande passante.
Pour le marché, le point le plus concret reste surtout l’écart entre la promesse et le calendrier. Si l’empilement direct au-dessus de l’accélérateur devient industrialisable avec un vrai bénéfice thermique, l’impact pourrait être majeur sur le packaging avancé des puces IA ; en l’état, on parle encore d’une vitrine technologique bien plus que d’un produit.
Source : Samsung
