“Navi 31” RDNA3, AMD pourrait aller jusqu’à 7 chiplets

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En janvier 2021, nous avons entendu une rumeur spectaculaire sur “Navi 31”. La prochaine génération de GPU d’AMD, serait le premier GPU logique-MCM. Comprenez par-là que Navi 31 aurait plus d’une puce logique. L’entreprise a une longue tradition de GPU MCM. Mais ceux-ci étaient constitués d’une seule puce logique entourée de piles de mémoire.

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Architecture AMD RDNA3 pour Navi 31

L’architecture RDNA3 de “Navi 31” permet à AMD de fragmenter la puce logique en plus petits chiplets. Le but est de s’assurer que seuls les composants spécifiques bénéficient du nœud TSMC N5 (6 nm). Tandis que les composants auxiliaires ; contrôleurs de mémoire, contrôleurs d’affichage ou les accélérateurs de médias, sont des chiplets construits sur un nœud plus ancien, tel que le TSMC N6 (6 nm). AMD a déjà adopté cette approche avec ses processeurs EPYC et Ryzen. Où les chiplets avec les cœurs de CPU ont obtenu le meilleur nœud. Alors que les autres composants logiques reposent sur un nœud plus ancien.

Navi 31 avec 2 puces GCD

Selon Greymon55, le MCM “Navi 31” aura deux GCD (Graphics Complex Dies ?). Ces matrices contiennent les moteurs de shaders avec leurs unités de calcul (CU) RDNA3, le processeur de commande, le processeur de géométrie, les moteurs de calcul asynchrone (ACE), les backends de rendu, etc. Ce sont des éléments qui peuvent bénéficier du nœud avancé de 5 nm. Permettant à AMD de faire fonctionner les CU à des fréquences plus élevées.

Il y a également des bénéfices derrière la construction d’un grand GPU avec deux GCD, à la place d’un seul grand GCD. Des GPU plus petits peuvent être fabriqués avec un seul GCD de ce type. À l’image des deux chiplets de 8 cœurs qui composent un processeur Ryzen de 16 cœurs. L’un d’entre eux est utilisé pour créer des modèles de 8 et 6 cœurs. Un GCD plus petit permettrait d’obtenir de meilleurs rendements. Mais aussi de ne pas commander des puces distinctes pour une puce plus grande, comme pour le RDNA2.

Mais également 4 MCD

En plus des deux GCD, il y a quatre MCD (memory controller dies). Greymon55 prévoit que ceux-ci pourraient être construits sur la gravure 6 nm (TSMC N6). Une gravure légèrement plus avancée que le N7 (7 nm). Chaque MCD contrôle deux chemins de mémoire de 32 bits ; contrôlant deux puces mémoires, soit 64 bits de la largeur du bus mémoire. Quatre MCD de ce type constituent un bus de 256 bits. Pour les ASIC avec un seul GCD, il peut y avoir trois MCD (192 bits), ou même seulement deux (128 bits). Le MCD contient le contrôleur de mémoire GDDR6, ainsi que son PHY. Il pourrait également y avoir du matériel exotique pour des fonctions fixes telles que la compression de la mémoire et l’ECC.

Et enfin l’IOD

Le troisième et dernier type de puce est la puce d’entrée/sortie. Sur les processeurs Socket AM4 et SP3, l’IOD sert de place centrale. Il relie tous les chiplets du processeur et contient la mémoire, le PCIe et les autres E/S. Sur le “Navi 31”, l’IOD pourrait contenir tous les composants qui n’ont jamais besoin d’être overclockés. Notamment le commutateur PCI-Express (qui connecte le GPU au système) ; le composant Display CoreNext (DCN) qui contrôle les différentes sorties d’affichage ; et peut-être même le Video CoreNext (VCN), qui contient les accélérateurs de médias. À ce stade, on ne sait pas sur quel nœud l’IOD sera construit.

Avec un peu d’Infinity Fabric

L’ensemble des 7 chiplets du MCM “Navi 31” est connecté à l’Infinity Fabric. Les processeurs EPYC Milan et les futurs Genoa disposent de l’IFOP (Infinity Fabric over package). Ce dernier a montré que son câblage n’a pas une densité suffisante pour nécessiter un interposeur. Il peut se contenter du substrat en fibre de verre. Ce sera également le cas pour “Navi 31”. Les MCD seront reliés aux dispositifs de mémoire GDDR6 comme le font les GPU actuels, tout comme l’IOD. Tandis que tous les chiplets communiquent entre eux par l’IFOP.

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Source : VideoCardz via Greymon55

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