Avec l’engouement pour l’IA, en plus de propulser les GPU sur le devant de la scène, la technologie de mémoire HBM (High Bandwidth Memory) en arrière-plan a également connu un essor fulgurant ces dernières années. Selon Reuters, les puces HBM représentent actuellement 15% du marché de la mémoire standard, contre 8% l’année dernière.
SK hynix détient la plus grande part de marché HBM, la demande sur ce marché ayant explosé grâce à l’engouement pour l’IA générative qui a stimulé la demande pour les GPU Nvidia. SK hynix est le fournisseur exclusif de mémoire HBM3 pour Nvidia, qui détient 80% du marché des GPU pour l’IA, et a commencé la production de masse de sa dernière génération HBM3E en mars.
Des fournisseurs concurrents comme Micron et Samsung développent leurs propres produits HBM pour empêcher SK hynix de dominer le marché. Autour de HBM, les fabricants rivalisent d’ingéniosité, approfondissant les technologies existantes et préparant la future génération HBM4.
SK hynix mise sur la technologie MR-MUF pour ses puces mémoire HBM
Selon SK hynix, la technologie d’encapsulation a dépassé le rôle traditionnel de « connecter électriquement les puces et les protéger des chocs externes », devenant une technologie clé pour la différenciation des performances des produits. La technologie TSV (Through Silicon Via), le moulage de masse avec reflux et sous-remplissage (MR-MUF : Mass Reflow-Molded Underfill) sont au coeur des processus d’encapsulation avancés de SK hynix pour HBM, lui valant une excellente réputation sur le marché.
La technologie TSV est courante, tandis que dans le MR-MUF, le reflux en masse (MR) connecte les puces entre elles en faisant fondre les bosses entre les puces empilées. Le sous-remplissage moulé (MUF) remplit un matériau de protection entre les puces empilées pour améliorer la durabilité et la dissipation thermique. Avec MR-MUF, plusieurs couches de DRAM peuvent être encapsulées simultanément.
SK hynix décrit ce processus comme « l’application uniforme de chaleur comme dans un four, collant toutes les puces en une fois, rendant le produit stable et efficace ».
Bien que le MR-MUF soit largement utilisé, SK hynix admet que cette technologie a des inconvénients comme le gauchissement, la flexion des tranches en fin de ligne, et des vides (distribution inégale du matériau de protection dans certaines zones) qui peuvent nuire à la fiabilité. Mais SK hynix affirme avoir réussi à réduire le phénomène de gauchissement par rapport au début du développement de HBM, et travaille sur des technologies pour surmonter ce problème. La prochaine étape sera de réduire les vides.
Dans un récent billet de blog, un dirigeant de SK hynix a souligné que l’entreprise vise à réaliser la tâche d’une « technologie d’encapsulation au-delà de HBM ».
À court terme, l’objectif principal est d’étendre la capacité de production en Corée du Sud pour répondre à la demande du marché HBM, tout en tirant pleinement parti des sites de production dans le monde pour maximiser les revenus. À long terme, tout comme MR-MUF qui est actuellement le processus clé pour HBM, l’objectif est de s’assurer de développer des technologies d’encapsulation avancées innovantes.
SK hynix travaille également au développement de technologies d’encapsulation de nouvelle génération comme le Chiplet et la liaison hybride (Hybrid bonding) pour prendre en charge l’intégration hétérogène entre mémoires et puces logiques, et promouvoir le développement de nouveaux types de semi-conducteurs. La liaison hybride est considérée comme un nouveau choix d’encapsulation pour HBM. Mais contrairement aux plans précédents, SK hynix prévoit de continuer à utiliser MR-MUF pour la prochaine génération HBM 4. La technologie de liaison hybride, apparue comme alternative, devrait être introduite lentement en raison de l’assouplissement des normes HBM.
SK Hynix estime que le marché se tournera davantage vers des produits spécialisés et personnalisés pour répondre aux besoins des clients. Pour la nouvelle génération HBM, des performances exceptionnelles sont une condition de base, mais elle doit également répondre aux exigences spécifiques de différents clients, au-delà des performances des mémoires traditionnelles.
En outre, SK hynix a précédemment signé un protocole d’accord avec TSMC pour développer conjointement la prochaine génération de HBM et améliorer l’intégration de la logique et de la HBM grâce à des technologies d’encapsulation avancées. La société prévoit de commencer la production de masse de HBM4, sixième génération de la série HBM, en 2026.
Samsung mise sur TC-NCF et envisage la liaison hybride pour sa future génération HBM4
Contrairement à SK Hynix, Samsung utilise la technologie TC-NCF (Thermal Compression with Non-Conductive Film) pour l’encapsulation de ses puces HBM. Cette approche place un film adhésif non conducteur entre chaque couche lors de l’empilement des puces, minimisant ainsi le gauchissement pour les empilements élevés.
Samsung a progressivement réduit l’épaisseur du film NCF, amenant celle de HBM3E à seulement 7 microns. L’entreprise a récemment annoncé sa technologie « Advanced TC-NCF » qui réduit encore l’épaisseur des films, permettant d’augmenter le nombre de couches semi-conductrices tout en maintenant la hauteur de HBM.
Bien que des rumeurs aient indiqué que Samsung envisageait d’introduire le matériau MUF utilisé par SK hynix pour améliorer son rendement, l’entreprise a démenti et confirmé se concentrer sur TC-NCF.
Cependant, pour sa future génération HBM4 prévue pour 2026, Samsung étudie la possibilité d’utiliser la liaison hybride qui permettrait des empilements plus compacts sans nécessiter de TSV (Through-Silicon Via). Selon Samsung, l’industrie reconnaît que l’optimisation synergique entre processeurs et mémoire sera nécessaire à l’ère de l’AGI (intelligence générale artificielle).
Samsung prévoit trois changements majeurs qui remodèleront l’industrie HBM : la segmentation avec une infrastructure matérielle optimisée pour chaque service, une personnalisation accrue nécessitant des partenariats élargis, et la réduction de la distance processeur-mémoire avec des innovations comme HBM4 intégrant une puce logique.
TSMC développe sa plateforme wafer-scale CoW-SoW pour intégrer HBM4 de manière optimisée
Lors du North America Technology Symposium, TSMC a dévoilé sa plateforme wafer-level de nouvelle génération, CoW-SoW, qui permettra une intégration 3D avec une conception à l’échelle de la plaquette. Cette technologie s’appuie sur InFO_SoW, le procédé d’intégration wafer-level que TSMC avait introduit en 2020, lui permettant de fabriquer des processeurs logiques à l’échelle de la plaquette. Jusqu’à présent, seul Tesla a adopté cette technologie dans son superordinateur Dojo, dont la production a déjà commencé selon TSMC.
La future plateforme CoW-SoW de TSMC combinera deux méthodes de packaging au sein de sa plateforme wafer-level : InFO_SoW et System-on-Integrated-Chips (SoIC). Grâce à la technologie Chip-on-Wafer (CoW), cette approche permettra d’empiler directement de la mémoire ou de la logique au-dessus du système wafer-level. La production de masse de CoW_SoW est prévue pour 2027, mais la date de commercialisation des premiers produits reste à déterminer.
CoW-SoW se concentre sur l’intégration de processeurs wafer-level avec de la mémoire HBM4 de nouvelle génération, dotée d’une interface de 2048 bits. Cela rendra possible l’intégration directe de HBM4 au-dessus de la puce logique. Parallèlement, empiler de la logique supplémentaire sur le processeur wafer-level pourrait permettre une optimisation des coûts.
Selon Kevin Zhang, vice-président du développement commercial de TSMC, l’intégration wafer-level permettra à l’avenir aux clients de combiner davantage de logique et de mémoire. Il souligne que SoW n’est plus un concept, des produits étant déjà en cours de fabrication avec des clients. TSMC estime que ses technologies d’intégration wafer-level avancées fourniront des produits essentiels permettant à ses clients de continuer à accroître leurs capacités, en introduisant des fonctions de calcul plus performantes et économes en énergie pour leurs clusters d’IA ou leurs superordinateurs.
De manière générale, les processeurs wafer-level, en particulier ceux basés sur InFO_SoW comme le WSE de Cerebras, offrent des avantages significatifs en termes de performances et d’efficacité. Cela inclut des communications inter-cœurs à haut débit et à faible latence, une faible impédance du réseau de transmission, ainsi qu’une efficacité énergétique élevée. Ces processeurs bénéficient également d’une redondance supplémentaire sous la forme de cœurs « bonus ».
Cependant, la technologie InFO_SoW présente certaines limitations. Les processeurs wafer-level fabriqués avec cette approche dépendent entièrement de la mémoire on-chip, ce qui pourrait ne pas répondre aux besoins futurs de l’IA, même si cela convient actuellement. CoW-SoW résoudra ce problème en permettant de placer HBM4 sur de telles plaques. De plus, les wafers InFO_SoW utilisent un processus mono-nœud qui ne prend pas en charge l’empilement 3D, alors que les produits CoW-SoW le permettront.
Source : 36kr.com
