Le futur nœud stratégique d’Intel affiche déjà un niveau de défauts qui commence à compter. À ce stade du calendrier, cela place Intel 14A sur une trajectoire plus solide que beaucoup ne l’attendaient avant la production d’essai.
Intel 14A avance avec un D0 déjà ramené à 0,5
D’après une note récente de Morgan Stanley relayée publiquement, le taux de défauts du nœud 14A d’Intel est actuellement évalué à D0 = 0,5. En clair, le niveau de défauts aléatoires reste encore celui d’un procédé en phase de montée en maturité, mais il demeure suffisamment contenu pour rendre les premiers indicateurs de rendement crédibles.
Ce point est d’autant plus notable que les précédentes indications sur le sujet évoquaient déjà un 14A en avance sur le 18A à un stade comparable de développement. Intel viserait désormais un D0 compris entre 0,1 et 0,2 d’ici le premier trimestre 2027, moment où le groupe compte lancer ses puces de test internes et amorcer une légère montée en charge pour ses propres produits. La production à risque reste prévue pour 2028, avant une production de masse en 2029.
Des rendements déjà prometteurs sur des surfaces proches de Panther Lake
Pour donner un ordre d’idée, la tuile de calcul du SoC Panther Lake, gravée en 18A, mesure environ 8,004 x 14,288 mm, soit une surface de 114,304 mm². En appliquant les paramètres actuels du 14A à un die de taille comparable, mais avec la densité accrue de ce nœud, le rendement théorique ressort à 56,45 %.
Le 18A garde logiquement l’avantage en production à haut volume, mais ce niveau initial pour le 14A est loin d’être anodin. L’estimation repose sur un die de cette taille, avec ce niveau de défauts, et sur l’usage d’expositions High-NA EUV half-field. Morgan Stanley évoque par ailleurs un rendement d’environ 40 % sur une puce de test, ce qui suggère un circuit sensiblement plus grand que la compute tile de Panther Lake.
Si Intel ramène bien le D0 à 0,1 ou 0,2, le rendement d’un die d’environ 100 mm² pourrait alors monter entre 80 et 90 %, selon le design retenu. Cette projection ne prend toutefois en compte que le modèle de rendement de Poisson. Le rendement paramétrique, autrement dit la part de puces pleinement conformes aux exigences fonctionnelles et électriques, reste une autre variable, beaucoup plus opaque et généralement non divulguée.
PDK 0.9, scanners ASML et simplification du flux de fabrication
Le 14A se situe actuellement au stade PDK 0.5. Les clients devraient figer volumes, design et autres paramètres au moment de la sortie du PDK 0.9, attendue en octobre selon Lip-Bu Tan, qui la décrit comme un véritable « holy grail ».
Dans ce contexte, le passage du PDK 0.5 au jalon de préparation industrielle qui doit verrouiller les volumes, le design et la montée en production du 14A avant son lancement à risque devient un vrai point de bascule pour mesurer si Intel transforme enfin ses progrès de rendement en feuille de route crédible.
En parallèle, Intel et ASML ont bouclé les tests d’acceptation du TWINSCAN EXE:5200B chez Intel Foundry pour améliorer le débit wafer sur le 14A. Il s’agit de la deuxième génération de scanners High-NA EUV d’ASML après le TWINSCAN EXE:5000, déjà utilisé par Intel lors des premiers essais 14A. Intel avait aussi indiqué avoir traité plus de 30 000 wafers sur un seul trimestre, tout en réduisant le nombre d’étapes nécessaires sur une couche donnée de 40 à moins de 10, avec à la clé des temps de cycle nettement plus courts.
Pour Intel Foundry, le signal est important. Un D0 à 0,5 ne dit pas encore tout de la viabilité industrielle du 14A, mais il montre que le procédé ne se contente plus d’une promesse de feuille de route. À ce niveau, la vraie bataille se déplace vers la stabilité du rendement paramétrique, la capacité à tenir les calendriers clients et la montée en cadence des outils High-NA EUV.
Source : TechPowerUp
