AMD Zen 3 utilise un Ringbus, vers le Mesh plus tard ?

AMD-Zen3-Layout-vs-Zen2

Selon un rapport d’AnandTech, le CCD (Compute Complex Die) “Zen 3” d’AMD pourrait être limité en termes de nombre de cœurs. En cause ? La manière dont les différents composants sont interconnectés. Ce rapport donne les premières informations fournies par AMD sur la matrice du CCD. Et confirme la présence d’une topologie Ring Bus. Plus précisément, le CCD “Zen 3” utilise un bus en anneau bidirectionnel pour connecter les huit cœurs aux 32 Mo de cache L3 partagé. Mais aussi d’autres composants clés du CCD, tels que l’interface IFOP qui permet au CCD de communiquer avec le dé d’E/S (IOD).

Imaginez un véritable bus circulant dans un pâté de maisons, prenant et déposant des personnes entre quatre bâtiments. Le “bus” ressemble ici à un circuit, les bâtiments des composants (cœurs, non cœurs, etc.) et les arrêts à des points. Chaque composant a ses anneaux d’arrêt. Pour désactiver des composants (par exemple, dans la segmentation de la pile de produits), les concepteurs désactivent simplement les arrêts en anneau, rendant le composant inaccessible. Dans un bus en anneau bidirectionnel, deux “véhicules” circulent dans des directions opposées autour du pâté de maisons. La topologie du bus en anneau présente des limites d’échelle. Résultant principalement de la latence ajoutée par un trop grand nombre d’arrêts en anneau. C’est la raison pour laquelle la topologie en anneau bidirectionnel n’existe plus chez Intel.

Une transition connue par Intel

Au début des années 2010, Intel s’est rendu compte qu’il ne pouvait pas augmenter le nombre de cœurs de processeurs indéfiniment. Il a dû inventer la topologie Mesh. Le Mesh se présente comme un bus en anneau plus avancé. Il possède des points de connectivité supplémentaires entre les composants, à mi-chemin entre un bus en anneau et l’interconnectivité totale. La recette d’AMD pour les processeurs avec de nombreux cœurs extrême consiste à utiliser des CCD à 8 cœurs. Chacun avec un Ring Bus bidirectionnel interne. Ils se présentent en réseau au niveau du sIOD.

Il est intéressant de noter ici qu’AMD n’a pas toujours utilisé un Ring Bus sur ses CCD. Les anciennes puces “Zen 2” avec CCX à 4 cœurs utilisaient une interconnectivité complète entre quatre composants. C’est-à-dire quatre cœurs CPU et leurs tranches de cache L3 partagés. Comme on peut le voir sur la diapositive, AMD mentionne la “même latence” pour qu’un cœur accède à chaque autre tranche de L3. Ce qui n’est pas possible avec un Ring Bus bidirectionnel. Cela commence à expliquer le raisonnement d’AMD derrière le CCX à 4 cœurs. Finalement, l’avantage en termes de performances d’un CCX monolithique à 8 cœurs interconnecté avec un Ring Bus bidirectionnel l’a emporté. AMD a donc adopté cette approche pour “Zen 3”.

Vers quoi pourrait évoluer AMD ?

Selon AnandTech, à l’avenir AMD pourrait avoir besoin de laisser tomber le Ring Bus. Surtout, s’il veut évoluer au-delà d’un certain nombre de cœurs de CPU par CCX. C’est pour la même raison qu’Intel a abandonné le Ring Bus : la latence. Le CCD du futur pourrait être composé de trois matrices distinctes empilées. Une matrice supérieure pourrait être constituée de la mémoire cache. Une matrice intermédiaire des cœurs de CPU et une matrice inférieure d’une interconnexion maillée. La prochaine étape logique consisterait à transformer cette couche d’interconnexion en un interposeur. Sur lequel seraient empilés plusieurs cœurs de processeurs et de caches.

Source : AnandTech

Retrouvez toute l’actualité hardware ici 

Total
4
Shares
Laisser un commentaire

Votre adresse e-mail ne sera pas publiée. Les champs obligatoires sont indiqués avec *

Previous Post

Test Corsair Vengeance RGB RS 2 x 16 Go 3200 MHz CL16

Next Post

SPECTRIX D50 ROG-CERTIFIED de XPG : DDR4 et RGB au menu

Related Posts