La montée en cadence du procédé de pointe taïwanais prendrait un an d’avance sur le calendrier attendu. Les commandes de NVIDIA, AMD, Apple et Qualcomm pousseraient désormais la production jusqu’à 120 000 wafers par mois fin 2026.
TSMC 2 nm : une capacité relevée de 20 %
D’après le média taïwanais UDN, TSMC viserait jusqu’à 120 000 wafers N2 par mois à la fin de 2026. Une précédente estimation évoquait 100 000 wafers mensuels sur la même période, soit une nouvelle hausse potentielle de 20 %.
Ce niveau rapprocherait dès 2026 le fondeur de son objectif supposé pour fin 2027, jusqu’ici situé entre 110 000 et 140 000 wafers par mois. Un autre rapport du Commercial Times indiquait que TSMC avait consacré au moins cinq usines à la production en 2 nm.
Cette accélération reposerait sur l’afflux de commandes de NVIDIA, AMD, Apple et Qualcomm. Le N2 est actuellement la technologie de gravure la plus avancée en production chez TSMC, même si les accélérateurs IA les plus puissants privilégient souvent des procédés déjà suffisamment éprouvés sous forte consommation et charge prolongée.
N2P en 2026, N2X orienté hautes performances en 2027
La feuille de route du groupe prévoit la famille N2P en 2026, puis le N2X en 2027. Ce dernier doit cibler les puces à haute fréquence et hautes performances, notamment pour l’IA et les centres de données, grâce à une optimisation des chemins critiques.
AMD a déjà matérialisé son recours au N2 avec un CCD de son futur processeur EPYC, nom de code « Venice », fabriqué en 2025 avec la technologie NanoSheet de TSMC. Le passage aux transistors à grille enveloppante constitue l’une des évolutions structurantes de cette génération par rapport aux procédés FinFET précédents.
Les lignes avancées pourraient rester saturées jusqu’en 2028
Bank of America estime que la contribution du 2 nm au chiffre d’affaires de TSMC pourrait passer de 3 % à 11 % au troisième trimestre. La banque anticipe parallèlement un taux d’utilisation supérieur à 90 % pour les procédés de 5 nm et moins, ce périmètre comprenant également les nœuds 3 nm et 2 nm.
À l’horizon du troisième trimestre 2028, l’offre comme la consommation de wafers sur ces technologies dépasseraient 500 000 unités par mois. Le taux d’utilisation projeté atteindrait 105 %, un chiffre traduisant une demande excédant la capacité nominale et suggérant des lignes avancées réservées jusqu’en 2028.
Des estimations citées dans la source situent à seulement 25 % le taux d’utilisation nécessaire à TSMC pour rester rentable. Le contraste avec les niveaux attendus illustre un changement notable pour une industrie historiquement cyclique : les besoins liés à l’IA, aux serveurs et aux puces mobiles premium sécurisent désormais les capacités plusieurs années à l’avance.
Atteindre 120 000 wafers mensuels ne garantira toutefois pas un volume équivalent de puces commercialisables. Les rendements, la surface des dies et les capacités de packaging avancé resteront déterminants, mais cette avance donnerait à TSMC davantage de marge pour absorber simultanément les futures générations de CPU, GPU et SoC sans reproduire les tensions les plus sévères observées sur les premiers nœuds 3 nm.
Source : Wccftech
