Le sujet revient régulièrement dans les labos, mais beaucoup plus rarement à l’échelle industrielle. Avec une intégration sur wafer de 300 mm et un pitch de 50 nm, les transistors 2D franchissent cette fois une étape qui compte vraiment pour la fabrication avancée.
Les transistors 2D passent enfin au format 300 mm
À l’occasion du symposium IEEE/JSAP on VLSI Technology and Circuits 2026, imec a présenté avec ASML et TSMC une voie d’intégration robuste et scalable sur wafer de 300 mm pour des nFET et pFET à base de matériaux 2D. Le point marquant tient dans la démonstration, pour la première fois, de nFET utilisant du MoS2 et de pFET basés sur du WS2 ou du WSe2 avec un contacted poly pitch de 50 nm, tout en conservant de bonnes caractéristiques courant-tension.
Ces matériaux TMD, pour transition metal dichalcogenides, sont étudiés depuis des années comme successeurs potentiels du silicium pour les canaux ultra-fins. Leur intérêt reste connu : un excellent contrôle électrostatique du canal, même à des longueurs de grille et de canal très réduites, avec une mobilité des porteurs qui reste exploitable pour des usages en logique ultra-scalée, mais aussi en back-end-of-line et pour des applications sur la face arrière du wafer.
Jusqu’ici, le verrou industriel restait entier. Les performances observées en laboratoire ne suffisaient pas à valider une filière 300 mm capable d’atteindre des dimensions compatibles avec l’industrie, pour des nFET et pFET à la fois, sans sacrifier le comportement électrique.
50 nm de pitch, 28 nm de canal et 94 % de dispositifs opérationnels
Le trio met en avant trois résultats clés : des n et pFET ramenés à un CPP de 50 nm, un courant de fuite très faible à Vg = 0 V pour les deux polarités, et des pFET au WSe2 dont les performances se rapprochent des meilleurs dispositifs de laboratoire. Le procédé de type CMOS, avec nFET et pFET intégrés sur le même wafer de 300 mm, atteint 94 % de transistors opérationnels, définis ici par un ratio Imax/Imin > 10^5.
Le rôle central de l’EUV simple exposition
D’après imec, la difficulté habituelle des transistors TMD vient du compromis entre longueur de canal réduite et zones de contact encore trop larges, nécessaires pour limiter la résistance de contact. Ici, l’usage d’une lithographie EUV en single-patterning, optimisée avec ASML, a permis d’atteindre ce CPP de 50 nm sans dégrader les performances. ASML précise de son côté avoir fabriqué des transistors TMD avec des longueurs de canal descendant à 28 nm, à un pitch compatible avec les nœuds les plus avancés.
Dans cette logique de miniaturisation, on peut aussi rapprocher ces avancées des puces déjà passées au microscope, où chaque saut de gravure révèle à quel point la densité de transistors devient un enjeu concret pour le design et le rendement, comme le montre ce comparatif très visuel entre une génération Intel 14 nm et une puce TSMC 7 nm observée au microscope électronique.
L’autre point technique notable concerne le schéma de fabrication. Au lieu d’une architecture plus conventionnelle, imec a retenu un flux de type reverse TFT : contacts inférieurs et grille déposée en recouvrement. Le canal TMD est transféré sur des tranchées pré-patternées remplies de tungstène, qui servent de contacts. Ce choix explique, selon le centre de recherche, le comportement électrique jugé idéal avec extinction des deux polarités lorsque la tension de grille est fixée à 0 V.
Au-delà de MoS2, WS2 et WSe2, le procédé est présenté comme transposable à d’autres matériaux de canal 2D. Pour TSMC, l’intérêt est clair : réduire le risque industriel et accélérer la transition du laboratoire vers la production. Si cette promesse se confirme, ces travaux pourraient surtout peser sur les futures générations de logique ultra-dense, mais aussi sur les architectures back-end et backside, où l’épaisseur atomique de ces matériaux devient un avantage concret plutôt qu’un simple argument de recherche.
Source : TechPowerUp
