Alors que le standard PCI Express 7.0 vient seulement d’être finalisé, l’écosystème commence déjà à explorer l’étape suivante. Lors de DesignCon 2026 à Santa Clara, Synopsys a présenté une démonstration technique atteignant 256 GT/s, soit le débit visé par la future norme PCIe 8.0.
Cette démonstration se concentre sur la couche physique (PHY) de l’interface. Les ingénieurs ont mis en évidence un signal fonctionnel à très haut débit avec visualisation du diagramme en œil, une méthode classique permettant de vérifier l’intégrité du signal et la marge entre les différents niveaux électriques. Le résultat montre que les débits envisagés pour la prochaine génération de PCIe commencent déjà à être explorés en laboratoire.
Une trajectoire qui continue de doubler les débits
Depuis son introduction au début des années 2000, PCI Express suit une progression régulière : chaque génération double la vitesse de transfert par ligne.
| Génération | Débit par lane |
|---|---|
| PCIe 4.0 | 16 GT/s |
| PCIe 5.0 | 32 GT/s |
| PCIe 6.0 | 64 GT/s |
| PCIe 7.0 | 128 GT/s |
| PCIe 8.0 | 256 GT/s (objectif) |
À ce niveau, un lien x16 pourrait atteindre environ 1 To/s de bande passante agrégée, une capacité pensée avant tout pour les plateformes de calcul intensif.
| Lanes | |||||
| Specifications | x1 | x2 | x4 | x8 | x16 |
| 2.5 GT/s (PCIe 1.x+) | 500 MB/S | 1 GB/S | 2 GB/S | 4 GB/S | 8 GB/S |
| 5.0 GT/s (PCIe 2.x+) | 1 GB/S | 2 GB/S | 4 GB/S | 8 GB/S | 16 GB/S |
| 8.0 GT/s (PCIe 3.x+) | 2 GB/S | 4 GB/S | 8 GB/S | 16 GB/S | 32 GB/S |
| 16.0 GT/s (PCIe 4.x+) | 4 GB/S | 8 GB/S | 16 GB/S | 32 GB/S | 64 GB/S |
| 32.0 GT/s (PCIe 5.x+) | 8 GB/S | 16 GB/S | 32 GB/S | 64 GB/S | 128 GB/S |
| 64.0 GT/s (PCIe 6.x+) | 16 GB/S | 32 GB/S | 64 GB/S | 128 GB/S | 256 GB/S |
| 128.0 GT/s (PCIe 7.x+) | 32 GB/S | 64 GB/S | 128 GB/S | 256 GB/S | 512 GB/S |
| 256.0 GT/s (PCIe 8.x+) | 64 GB/S | 128 GB/S | 256 GB/S | 512 GB/S | 1 TB/S |
IA, HPC et réseaux très haut débit comme moteurs
La pression sur les interconnexions continue d’augmenter avec l’essor de plusieurs domaines très gourmands en bande passante :
- entraînement et inférence IA sur clusters d’accélérateurs
- supercalculateurs et simulations scientifiques
- infrastructures cloud hyperscale
- réseaux très haut débit et traitement de données massives
Dans ces environnements, la communication entre CPU, GPU, accélérateurs et stockage représente souvent un goulot d’étranglement. Les futures générations de PCIe visent justement à réduire cette limite.
Une étape très préliminaire
La démonstration présentée ne correspond pas à un contrôleur PCIe 8.0 prêt à être intégré dans des cartes mères ou des GPU. Elle concerne uniquement la validation de la couche électrique à très haute vitesse sur du silicium existant utilisé comme base expérimentale.
Autrement dit, il s’agit d’un jalon technique montrant que les débits ciblés sont atteignables, pas encore d’un produit final.
Un calendrier encore lointain
Le développement du standard PCIe suit un cycle long. Après la publication de la spécification PCIe 7.0 en 2025, la prochaine génération devrait encore nécessiter plusieurs années de maturation avant d’être finalisée et adoptée par l’industrie.
Pour le marché grand public, l’arrivée de ces interconnexions reste donc lointaine. Les plateformes desktop commencent tout juste à exploiter PCIe 5.0, tandis que les premières implémentations PCIe 6.0 devraient apparaître d’abord dans les serveurs et les infrastructures de calcul avant toute adoption plus large.
Cette démonstration montre néanmoins que l’écosystème prépare déjà la prochaine étape : une interconnexion capable de dépasser le téraoctet par seconde afin d’accompagner la croissance continue des charges de travail liées à l’intelligence artificielle et au calcul haute performance.
