La bataille de la mémoire pour accélérateurs IA se joue désormais sur plusieurs fronts à la fois : bande passante, rendement énergétique et surtout intégration physique. À SEMICON Taiwan 2026, Samsung a levé le voile sur une trajectoire qui va bien au-delà d’une simple hausse de débits.
HBM5 en ligne de mire pour 2028
Le point central de cette feuille de route reste la HBM5. Samsung annonce un objectif de performances doublées par rapport à la HBM4E, avec en parallèle un gain de 20 % en performance par watt et une baisse de 20 % de la résistance thermique.
Sur le plan technique, le base die passerait du procédé 4 nm utilisé sur les HBM4 et HBM4E à un nœud 2 nm maison. Les options d’empilement monteraient à 12, 16 et 20 couches, avec une production de masse attendue autour de 2028.
Samsung a aussi confirmé récemment, dans le programme avancé de Hot Chips 2026, préparer des livraisons de HBM4E à 16 Gbps par pin. À l’heure actuelle, le groupe expédie déjà de la HBM4 à 11,7 Gbps par pin.
zHBM change la topologie de la mémoire
Avec la zHBM, Samsung ne parle plus seulement d’évolution, mais de rupture d’architecture. Au lieu de placer la mémoire à côté de l’accélérateur comme sur les implémentations HBM classiques, l’idée consiste à empiler directement la mémoire au-dessus du processeur afin de raccourcir le chemin des données.
Les chiffres avancés sont nettement plus agressifs : jusqu’à 8x les performances brutes de la HBM4E, 3x la performance par watt, et une réduction de la résistance thermique de 75 à 90 %. Samsung avait déjà montré les premiers concepts de zHBM à la FMS 2026, avec un lancement envisagé après 2029.
Cette remise à plat de l’architecture HBM n’est pas isolée. NVIDIA a récemment présenté sa propre approche NVHBM, où le contrôleur mémoire migre vers le base die de la HBM au lieu de rester sur le compute die, avec à la clé une promesse de 30 % de bande passante en plus face à la HBM4E.
NAND, densité et stratégie C.U.B.E
Sur la partie NAND, Samsung développe aussi la zNAND-O, dont les premiers échantillons sont visés pour 2028. L’objectif affiché est d’atteindre une densité par bit 10x supérieure à la DRAM, avec 7x la bande passante en lecture, tout en conservant l’efficacité énergétique de la NAND conventionnelle.
Le groupe a par ailleurs résumé sa stratégie dans le cadre C.U.B.E, pour Capacity, Utilization, Bandwidth et Efficiency. Cela passe par une expansion verticale de la mémoire afin d’augmenter la capacité sans accroître l’empreinte PCB, une architecture 3D optimisée pour réduire la latence, des canaux verticaux à haute vitesse en remplacement des chemins de données horizontaux, et un travail ciblé sur l’efficacité énergétique ainsi que la gestion thermique au niveau du bit.
Samsung ne regarde pas seulement SK hynix. Le chinois YMTC a lui aussi affiché une ambition très claire en annonçant vouloir dépasser Samsung et SK hynix pour devenir le premier fabricant mondial de NAND d’ici fin 2027.
Ce que montre surtout cette feuille de route, c’est que la prochaine décennie de la mémoire IA se jouera autant sur l’intégration 3D et la thermique que sur le débit brut. Entre HBM5, zHBM et les variantes maison comme NVHBM, l’avantage compétitif pourrait se déplacer du simple composant mémoire vers la qualité du co-design entre packaging, interconnexion et puce de calcul.
Source : TrendForce
