Intel prépare un processeur serveur qui pousse très loin la logique du chiplet maison. Avec 256 P-cores et 1,28 Go de cache de dernier niveau par socket, le futur Xeon 7 vise clairement les charges IA d’entreprise à grande échelle.
Diamond Rapids adopte une désagrégation très proche d’EPYC
Lors de HOT CHIPS, Intel a détaillé l’architecture de package de son prochain Xeon 7 “Diamond Rapids”. La puce est pensée comme un processeur massif pour le traitement sériel, avec en ligne de mire les usages d’agentic AI à l’échelle des grandes entreprises.
Sur le fond, l’organisation rappelle fortement l’approche d’AMD EPYC : de petits groupes de cœurs répartis en chiplets de calcul, eux-mêmes reliés à un ensemble central chargé des fonctions système et des E/S. Le MCM de Diamond Rapids regroupe 2 Fabric Hub Tiles, 4 CPU core Base Tiles et 16 core chiplets, chacun embarquant 16 P-cores “Panther Cove”.
Chaque base tile de calcul totalise donc 64 cœurs, et les quatre blocs montent à 256 cœurs au total. Intel y ajoute des E/S de génération actuelle, notamment le PCI-Express Gen 6.
Une pile 100 % Intel Foundry
Les 16 core chiplets sont gravés en Intel 18A-P, le nœud maison le plus récent mis en avant par le groupe pour ce produit. Les Base Tiles reposent sur Intel 3-T, tandis que les Fabric Hub Tiles sont produits en Intel 3.
Autrement dit, le package ne dépend d’aucune fonderie externe. Pour Intel, c’est un message industriel autant que technique.
Sur les base tiles de calcul, Intel utilise Foveros 3D Direct avec hybrid bonding pour relier les quatre chiplets de cœurs. Le base tile sert de couche d’interconnexion à très haute densité, agrège les liaisons des tuiles supérieures et les achemine vers les Fabric Hub Tiles.
Les quatre base tiles communiquent ensuite avec les Fabric Hub Tiles via des liens cuivre sur substrat conformes à l’architecture UCIe-S, qu’Intel co-sponsorise, dans une topologie de type fan-out fabric.
320 Mo de L3 par base tile et 16 canaux DDR5
Le base tile ne joue pas seulement le rôle d’interposeur avancé. Si Intel a retenu un nœud comme Intel 3-T, c’est aussi parce qu’il y loge une partie essentielle de l’architecture mémoire.
Les core chiplets ne contiennent que les cœurs CPU et leurs caches L2 dédiés. Il n’y a pas de L3 partagé dans ces chiplets. À la place, ils intègrent un crossbar 3D qui facilite les transferts entre les 16 P-cores du chiplet et les relie au base tile.
C’est justement ce base tile qui porte le last-level cache partagé entre quatre chiplets de calcul. Intel obtient ainsi une mutualisation du cache sur 64 cœurs, avec 320 Mo de L3 par base tile. Chaque cœur d’un chiplet dispose d’un accès équivalent à ce bloc de cache.
En plus de ces 320 Mo de L3, le base tile embarque un caching agent, un snoop filter et l’interconnexion die-to-die vers les Fabric Hub Tiles. À l’échelle du socket, cela représente bien 1,28 Go de LLC.
Les Fabric Hub Tiles, gravés en Intel 3, concentrent les contrôleurs mémoire. Une précédente présentation Intel de juin 2026 indiquait que chaque FHT dispose d’une interface mémoire DDR5 à 8 canaux, soit 16 canaux DDR5 au total pour le package, avec prise en charge de MRDIMMs à 12 800 MT/s.
PCIe 6.0, CXL 3.0 et accélérateurs fixes au menu
Chaque Fabric Hub expose 64 lignes PCI-Express Gen 6, configurables en CXL 3.0 et UPI 3. Intel ajoute aussi 8 lignes PCIe Gen 4 pour la connectivité de plateforme de bas niveau.
Le constructeur intègre également, sur chacun des deux hubs, un ensemble complet d’accélérateurs à fonction fixe : TDX, SGX, QAT et DSA.
Intel reste plus discret sur les détails microarchitecturaux de Panther Cove. La présentation mentionne toutefois la prise en charge de AMX, AVX 10.2 ainsi que des formats de données FP8, FP16 et BF16.
Au-delà du nombre de cœurs, Diamond Rapids montre surtout la direction prise par Intel sur le serveur haut de gamme : chiplets fins, cache massif déporté, packaging 3D et pile de fabrication intégralement interne. Sur un marché où AMD a imposé ce découpage depuis plusieurs générations, Intel cherche moins à suivre qu’à reprendre la main avec une intégration plus agressive autour du cache et de l’interconnexion.
Source : Wccftech
