Les prochaines usines chinoises pourraient peser sur l’équilibre mondial de la mémoire avant même d’avoir rattrapé les procédés les plus avancés. C’est le scénario défendu par Charles Kao, figure historique du secteur taïwanais, qui distingue nettement puissance industrielle et maîtrise technologique.
CXMT : des volumes capables de modifier l’offre dès 2028
Charles Kao, également connu sous le nom de Gao Qiquan et souvent présenté comme le « parrain » de la DRAM taïwanaise, attend une arrivée massive de mémoire chinoise dans environ deux ans. Son avertissement vise notamment CXMT, dont l’expansion industrielle pourrait modifier sensiblement le rapport entre offre et demande d’ici 2028.
« Deux ans ! Les volumes arriveront massivement dans deux ans », affirme-t-il. Cette projection rejoint les informations faisant état de plusieurs nouvelles usines chez CXMT, avec une capacité totale visée d’environ 600 000 wafers par mois.
Les 600 000 wafers mensuels visés s’inscrivent dans le plan de CXMT pour 600 000 wafers mensuels, qui donne une mesure plus concrète de la hausse d’offre anticipée.
Kao ne confond toutefois pas cette montée en capacité avec un rattrapage technologique. Il estime que le fabricant restera en retrait sur les procédés avancés et se montre sceptique face à ses travaux sur les cellules mémoire 4F², dont la structure capacitive et les problèmes de fuite restent difficiles à maîtriser.
Cette architecture repose sur une organisation verticale du transistor et du condensateur de chaque cellule, plutôt que sur une disposition horizontale. L’emprise visée est de 4 × F², F désignant la dimension minimale du procédé, avec un motif de deux lignes de bits et deux lignes de mots. Ces interconnexions servent à commander et à exploiter les cellules mémoire.
Le passage au 4F² permettrait de réduire la surface d’une cellule de 30 à 40 % et d’augmenter la densité de cellules par circuit de 30 à 50 %. L’intérêt industriel est évident, mais ces gains de géométrie ne règlent pas à eux seuls les difficultés électriques soulevées par Kao.
TSMC face à la différence entre procédés logiques et DRAM
Le vétéran se montre tout aussi catégorique sur les spéculations entourant une entrée de TSMC dans la DRAM 3D, que le fondeur avait déjà repoussées. À ses yeux, disposer des procédés de fabrication les plus avancés pour les puces logiques ne suffit pas à devenir compétitif dans la production de DRAM en volume.
Les technologies de fabrication et les compétences nécessaires diffèrent profondément entre ces deux activités, rappelle-t-il. TSMC a bien exploré des procédés liés à la DRAM à ses débuts, mais n’a pas poursuivi le développement de cette expertise. Kao en tire une conclusion sans détour : TSMC « ne peut pas faire de DRAM 3D ».
Frederick Chen, autre spécialiste des semi-conducteurs, considère néanmoins qu’une nouvelle mémoire BEOL reste tout à fait envisageable chez TSMC. Les deux positions ne portent pas exactement sur le même produit : fabriquer une DRAM autonome et intégrer de la mémoire dans les couches d’interconnexion d’un processeur sont deux démarches distinctes.
Une mémoire intégrée aux interconnexions plutôt qu’une puce séparée
En 2025, TSMC a présenté une architecture exploitant des semi-conducteurs à oxyde et une cellule 1T1C, soit un transistor et un condensateur. Le principe consiste à intégrer une matrice mémoire dans les couches BEOL de la puce logique, plutôt qu’à fabriquer une puce DRAM séparée.
Le transistor utilise un canal en semi-conducteur à oxyde amorphe, ou AOS. Sa fabrication repose sur un procédé à basse température, adapté aux interconnexions déjà présentes, qu’une exposition au-delà de 400 °C risquerait d’endommager.
Cette approche devrait offrir un courant à l’état bloqué extrêmement faible, avec des fuites de drain induites par la grille, ou GIDL, pratiquement nulles. Elle vise ainsi à limiter les fuites au repos qui affectent les transistors traditionnels en silicium.
La densité constitue l’autre intérêt de cette piste. Une cellule SRAM classique emploie généralement 6 transistors par bit et mobilise une surface importante sur le die. Avec sa cellule 1T1C et sa structure Capacitor-over-Bitline, TSMC pourrait intégrer davantage de mémoire à emprise équivalente.
Ces travaux interviennent alors que la demande en puces d’IA continue de solliciter les capacités du fondeur. Lors du Global Management Dialogue du Nikkei Forum 2026, Kevin Zhang, co-directeur des opérations de TSMC, a qualifié d’« insatiable » la demande pour ses procédés les plus avancés. Les clients cherchent, dit-il, à obtenir toute la capacité de calcul disponible.
Deux enjeux industriels se dessinent donc : l’augmentation des volumes de DRAM commercialisables chez CXMT et la recherche d’une mémoire plus dense au sein des puces logiques chez TSMC. Le premier pourrait peser sur l’offre mondiale sans attendre une parité technologique ; le second répond à une contrainte d’intégration et ne constitue pas, à lui seul, une entrée sur le marché de la DRAM autonome.
Source : Wccftech
