Selon une entrée récemment enregistrée auprès de l’Office américain des brevets et des marques, AMD s’est vu attribuer un nouveau brevet portant le nom de Balanced Latency Stacked Cache. Derrière cette appellation, le document, repéré par le média NeoWin, décrit une approche visant à faire évoluer l’empilement 3D du cache en l’appliquant non plus uniquement au cache L3, comme c’est le cas aujourd’hui, mais également au cache L2, avec l’ambition d’optimiser les latences et l’efficacité globale de la hiérarchie mémoire.
AMD L2 3D : architecture et interconnexions
Le brevet décrit des liaisons verticales via TSV (through‑silicon vias) ou BPV (bond pad vias) entre matrices empilées. Particularité clé : les vias sont regroupés au « centre géométrique » des puces pour des chemins plus courts et symétriques. Cette topologie vise à équilibrer les temps d’accès entre couches, minimiser les étages de pipeline et contenir les pertes de transmission.
Gains annoncés et positionnement face au 3D V‑Cache
Sur un L2 typique de 1 Mo, AMD indique un passage de 14 à 12 cycles d’accès avec l’empilement 3D, une baisse modeste en apparence mais significative dans une plage habituelle de 10 à 50 cycles.
Après l’introduction du 3D V‑Cache (L3) en 2021, déjà arrivé en seconde génération et associé récemment aux processeurs gaming haut de gamme tel que le Ryzen 7 9800X3D, cette extension au L2 viserait des gains plus systématiques sur la réactivité des cœurs.
Le document est référencé US20260003794A1 et se trouve au stade de publication de demande. La concrétisation en produit peut prendre du temps et dépendra de contraintes physiques et d’intégration. Nous suivrons les étapes vers une mise en production et les premiers prototypes silicium.
Source : ITHome
